JPH0432848Y2 - - Google Patents
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- JPH0432848Y2 JPH0432848Y2 JP7034286U JP7034286U JPH0432848Y2 JP H0432848 Y2 JPH0432848 Y2 JP H0432848Y2 JP 7034286 U JP7034286 U JP 7034286U JP 7034286 U JP7034286 U JP 7034286U JP H0432848 Y2 JPH0432848 Y2 JP H0432848Y2
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- gradation
- data
- output
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- counter
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- 238000000034 method Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- Fax Reproducing Arrangements (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、印字画素ごとに段階的な濃淡印字可
能にした熱転写型の階調印字装置に関するもので
ある。
能にした熱転写型の階調印字装置に関するもので
ある。
この種の階調印字装置には、一般に、サーマル
ヘツドの消費電力を低減させるための処理が旋さ
れている。例えば、サーマルヘツドにおける１ラ
インの画素を複数ブロツクに分割し、各ブロツク
ごとに順次印字するように設定されている。
ヘツドの消費電力を低減させるための処理が旋さ
れている。例えば、サーマルヘツドにおける１ラ
インの画素を複数ブロツクに分割し、各ブロツク
ごとに順次印字するように設定されている。
ところが、このような従来装置にあつては、上
述のごとく、各ブロツクごとに印字するため、サ
ーマルヘツドの発熱特性に起因して、分割ブロツ
ク間における印字の濃度にムラが発生しがちとな
り、印字画質を低下させてしまうという問題を招
来していた。
述のごとく、各ブロツクごとに印字するため、サ
ーマルヘツドの発熱特性に起因して、分割ブロツ
ク間における印字の濃度にムラが発生しがちとな
り、印字画質を低下させてしまうという問題を招
来していた。
本考案は、上記従来の問題点を考慮してなされ
たものであつて、各ブロツクに亘つて各画素を連
続的に印字することにより、サーマルヘツドの発
熱特性に起因する印字の濃度ムラを回避して、高
品質の印字画質が得られるようにした階調印字装
置の提供を目的とするものである。
たものであつて、各ブロツクに亘つて各画素を連
続的に印字することにより、サーマルヘツドの発
熱特性に起因する印字の濃度ムラを回避して、高
品質の印字画質が得られるようにした階調印字装
置の提供を目的とするものである。
本考案に係る階調印字装置は、上記の目的を達
成するために、１ラインの画素が複数個のブロツ
クに分割されたサーマルヘツドを備え、階調デー
タに基づいて印字を行う階調印字装置において、
上記画素ごとの印字開始を上記各ブロツクに亘つ
て連続的に、所定画素ごとにずらすように上記階
調データを処理する階調データ処理手段を備え、
この階調データ処理手段にて上記１ライン画素分
の階調データをシリアルデータに変換するように
したことを特徴とするものである。
成するために、１ラインの画素が複数個のブロツ
クに分割されたサーマルヘツドを備え、階調デー
タに基づいて印字を行う階調印字装置において、
上記画素ごとの印字開始を上記各ブロツクに亘つ
て連続的に、所定画素ごとにずらすように上記階
調データを処理する階調データ処理手段を備え、
この階調データ処理手段にて上記１ライン画素分
の階調データをシリアルデータに変換するように
したことを特徴とするものである。
本考案の一実施例を第１図及び第２図に基づい
て説明すれば、以下の通りである。
て説明すれば、以下の通りである。
なお、この実施例においては、１ライン512個
の画素を有するサーマルヘツドを用い、このサー
マルヘツドにおける１ラインを４ブロツクに分割
し、１画素あたり128階調とし、印字開始を２ド
ツトごとに１階調（カウント）づつずらして印字
する場合について説明する。
の画素を有するサーマルヘツドを用い、このサー
マルヘツドにおける１ラインを４ブロツクに分割
し、１画素あたり128階調とし、印字開始を２ド
ツトごとに１階調（カウント）づつずらして印字
する場合について説明する。
このときの階調データ処理手段は、第１図に示
すように、上記４つの各ブロツクに対応する４つ
の比較データ出力回路１〜４を備えている。第１
比較データ出力回路１は、AND回路１ａ、ダウ
ンカウンタ１ｂ、フリツプフロツプ１ｃ〜１ｅ及
びOR回路１ｆから成る。第２と第３比較データ
出力回路２，３も上記同様にAND回路２ａ，３
ａ、ダウンカウンタ２ｂ，３ｂ、フリツプフロツ
プ２ｃ〜２ｅ，３ｃ〜３ｅ、及びOR回路２ｆ，
３ｆから成つている。第４比較データ出力回路４
は、AND回路４ａ、ダウンカウンタ４ｂ、フリ
ツプフロツプ４ｃ，４ｅ及びOR回路４ｆからな
り、上記フリツプフロツプ１ｄ〜３ｄに相当する
フリツプフロツプは備えていない。これら比較デ
ータ出力回路１〜４におけるAND回路１ａ〜４
ａの各AND回路におけるゲートのうちの１つは、
クロツク信号CK1（2MHz）を入力してこのクロツ
ク信号CK1を２分周するカウンタ５に接続されて
おり、他の１つのゲートは、それぞれの比較デー
タ出力回路１〜４におけるフリツプフロツプ１ｅ
〜４ｅの端子に各々接続されている。また、第
２〜第４比較データ出力回路２〜４における
AND回路２ａ〜４ａは、さらにもう１つのゲー
トを備えており、これらゲートは、それぞれの比
較データ出力回路２〜４における手前の比較デー
タ出力回路１〜３のフリツプフロツプ１ｄ〜３ｄ
の端子に各々接続されている。例えば、第４比
較データ出力回路４では、そのAND回路４ａの
１つのゲートは、第３比較データ出力回路３のフ
リツプフロツプ３ｄの端子に接続される。従つ
て、第４比較データ出力回路４における上記フリ
ツプフロツプ１ｄ〜３ｄに相当するフリツプフロ
ツプは、上述のごとく備えられていない。また、
第１比較データ出力回路１におけるダウンカウン
タ１ｂは、AND回路１ａに接続されると共に、
後述のワンシヨツト回路６及び第２アツプカウン
タ８に接続されている。フリツプフロツプ１ｃの
CK端子は上記ダウンカウンタ１ｂに接続され、
フリツプフロツプ１ｄ及び１ｅのCK端子は、そ
れぞれ上記第２アツプカウンタ８に接続されてい
る。OR回路１ｆは、３つのゲートを備えてお
り、これら３つのゲートは、上記ダウンカウンタ
１ｂ、フリツプフロツプ１ｃにおけるＱ端子、及
びフリツプフロツプ１ｅにおけるＱ端子にそれぞ
れ接続されている。第２〜第４比較データ出力回
路２〜４も、上記第１比較データ出力回路１と同
様の構成からなつている。これら比較データ出力
回路１〜４におけるOR回路１ｆ〜４ｆはデータ
セレクト回路９に接続されており、このデータセ
レクト回路９は比較器１０とカウンタ１１とに接
続されている。上記データセレクト回路９、カウ
ンタ１１及びシフトレジスタ１２により時分割処
理部１５が構成される。比較器１０は、上記シフ
トレジスタ１２とラインメモリとしてのRAM１
３に接続されており、このROM１３は第１アツ
プカウンタ７及び上記カウンタ１１に接続されて
いる。上記比較器１０は、上記RAM１３の階調
データＡと上記データセレクト回路９の比較デー
タとの関係において、Ａ＜Ｂのときは、該比較器
１０の出力がロウレベル状態となるように、Ａ≧
Ｂのときは、ハイレベル状態となるように構成さ
れている。
すように、上記４つの各ブロツクに対応する４つ
の比較データ出力回路１〜４を備えている。第１
比較データ出力回路１は、AND回路１ａ、ダウ
ンカウンタ１ｂ、フリツプフロツプ１ｃ〜１ｅ及
びOR回路１ｆから成る。第２と第３比較データ
出力回路２，３も上記同様にAND回路２ａ，３
ａ、ダウンカウンタ２ｂ，３ｂ、フリツプフロツ
プ２ｃ〜２ｅ，３ｃ〜３ｅ、及びOR回路２ｆ，
３ｆから成つている。第４比較データ出力回路４
は、AND回路４ａ、ダウンカウンタ４ｂ、フリ
ツプフロツプ４ｃ，４ｅ及びOR回路４ｆからな
り、上記フリツプフロツプ１ｄ〜３ｄに相当する
フリツプフロツプは備えていない。これら比較デ
ータ出力回路１〜４におけるAND回路１ａ〜４
ａの各AND回路におけるゲートのうちの１つは、
クロツク信号CK1（2MHz）を入力してこのクロツ
ク信号CK1を２分周するカウンタ５に接続されて
おり、他の１つのゲートは、それぞれの比較デー
タ出力回路１〜４におけるフリツプフロツプ１ｅ
〜４ｅの端子に各々接続されている。また、第
２〜第４比較データ出力回路２〜４における
AND回路２ａ〜４ａは、さらにもう１つのゲー
トを備えており、これらゲートは、それぞれの比
較データ出力回路２〜４における手前の比較デー
タ出力回路１〜３のフリツプフロツプ１ｄ〜３ｄ
の端子に各々接続されている。例えば、第４比
較データ出力回路４では、そのAND回路４ａの
１つのゲートは、第３比較データ出力回路３のフ
リツプフロツプ３ｄの端子に接続される。従つ
て、第４比較データ出力回路４における上記フリ
ツプフロツプ１ｄ〜３ｄに相当するフリツプフロ
ツプは、上述のごとく備えられていない。また、
第１比較データ出力回路１におけるダウンカウン
タ１ｂは、AND回路１ａに接続されると共に、
後述のワンシヨツト回路６及び第２アツプカウン
タ８に接続されている。フリツプフロツプ１ｃの
CK端子は上記ダウンカウンタ１ｂに接続され、
フリツプフロツプ１ｄ及び１ｅのCK端子は、そ
れぞれ上記第２アツプカウンタ８に接続されてい
る。OR回路１ｆは、３つのゲートを備えてお
り、これら３つのゲートは、上記ダウンカウンタ
１ｂ、フリツプフロツプ１ｃにおけるＱ端子、及
びフリツプフロツプ１ｅにおけるＱ端子にそれぞ
れ接続されている。第２〜第４比較データ出力回
路２〜４も、上記第１比較データ出力回路１と同
様の構成からなつている。これら比較データ出力
回路１〜４におけるOR回路１ｆ〜４ｆはデータ
セレクト回路９に接続されており、このデータセ
レクト回路９は比較器１０とカウンタ１１とに接
続されている。上記データセレクト回路９、カウ
ンタ１１及びシフトレジスタ１２により時分割処
理部１５が構成される。比較器１０は、上記シフ
トレジスタ１２とラインメモリとしてのRAM１
３に接続されており、このROM１３は第１アツ
プカウンタ７及び上記カウンタ１１に接続されて
いる。上記比較器１０は、上記RAM１３の階調
データＡと上記データセレクト回路９の比較デー
タとの関係において、Ａ＜Ｂのときは、該比較器
１０の出力がロウレベル状態となるように、Ａ≧
Ｂのときは、ハイレベル状態となるように構成さ
れている。
上記の構成において、クロツク信号CK1は、上
記カウンタ５及び第１アツプカウンタ７に入力さ
れている。第１アツプカウンタ７は、このクロツ
ク信号CK1をカウントすると共に、このカウント
数に応じて下位７ビツトのアドレス信号を上記
RAM１３に出力する。そして、上記カウント数
が、サーマルヘツドにおける各分割ブロツクの画
素数に相当する128となつたときには、該第１ア
ツプカウンタ７は、第２アツプカウンタ８と、上
記ワンシヨツト回路６にキヤリーを出力する。そ
して、上記ワンシヨツト回路６は、上記キヤリー
に同期して１パルスの信号を上記カウンタ５とダ
ウンカウンタ１ｂ〜４ｂの各ロード端子に出力す
る。第２アツプカウンタ８は、上記キヤリーに基
づいてカウントし、このカウント出力をプリセツ
トデータ信号として、上記比較データ出力回路１
〜４におけるダウンカウンタ１ｂ〜４ｂに出力す
る。なお、第２・第４比較データ出力回路２，４
におけるダウンカウンタ２ｂ，４ｂは、反転器１
４，１４にて上記プリセツトデータ信号の７ビツ
ト目を反転して64カウント分減じた信号を入力し
ている。また、上記フリツプフロツプ１ｄ〜４ｄ
及びフリツプフロツプ１ｅ〜４ｅは、上記第２ア
ツプカウンタ８のカウント出力における所定のカ
ウント目を入力としている。この所定のカウント
目は、フリツプフロツプ１ｄ〜３ｄについては、
それぞれ、６４，１２８，１９２であり、フリツ
プフロツプ１ｅ〜４ｅについては、それぞれ、１
９２，２５６，３２０，３８４である。なお、こ
のときのプリセツトデータ信号における最下位ビ
ツトは、ハイレベル状態である。上記比較データ
出力回路１〜４は、上記プリセツトデータ信号、
ワンシヨツト回路６からのパルス信号、及びカウ
ンタ５からの出力信号に基づいて比較データを出
力する。例えば、第１比較データ出力回路１にお
いて、ダウンカウンタ１ｂは、第１ブロツクの各
画素の有効画素に対する比較階調数信号を出力す
る。そして、フリツプフロツプ１ｃは上記ダウン
カウンタ１ｂからボロー信号が出力されたとき
は、Ｑ出力をハイレベル状態にする。このＱ出力
により無効画素が決定される。また、フリツプフ
ロツプ１ｅは、上記第２アツプカウンタ８から１
９２カウント目が出力されたときは、そのＱ出力
をハイレベル状態にすると共に、出力をロウレ
ベル状態にする。このＱ出力により第１ブロツク
におけるデータ処理の終了として無効画素が判定
され、出力によりダウンカウンタ１ｂのカウン
トが停止される。前記OR回路１ｆは、上記ダウ
ンカウンタ１ｂから出力される有効画素に対する
比較階調数信号の８ビツト目と、フリツプフロツ
プ１ｃのＱ出力と、フリツプフロツプ１ｅのＱ出
力とのOR出力を８ビツト目とし、下位７ビツト
を上記有効画素に対する比較階調数信号の下位７
ビツトとする比較データを出力する。即ち、この
OR回路１ｆから出力される比較データは、有効
画素に対しては、上記ダウンカウンタ１ｂから出
力される比較階調数信号そのものであり、無効画
素に対しては、該比較階調数信号の８ビツト目を
ハイレベル状態とする信号となる。なお、第２〜
第４比較データ出力回路２〜４は、それぞれ、そ
の手前の比較データ出力回路１〜３におけるフリ
ツプフロツプ１ｄ〜３ｄの出力に応じて、上記
第１比較データ出力回路１同様、それぞれのブロ
ツクごとの比較データを出力する。そして、上記
比較データ出力回路１〜４から出力される第１〜
第４ブロツクの各比較データは、前記時分割処理
部１５におけるデータセレクト回路９の選択デー
タとして入力される。また、該データセレクト回
路９には、上記クロツク信号CK1の４倍の周波数
のクロツクCK2をカウンタ１１にて分周した２ビ
ツトの選択信号が入力される。そこで、上記第１
〜第４ブロツクの各比較データは順次選択され、
時分割される。この時分割された各ブロツクの比
較データは、比較器１０に出力される。一方、前
記RAM１３は、該RAM１３に格納されている
画素ごとの階調データを、上記カウンタ１１の出
力を上位２ビツトとし上記第１アツプカウンタ７
の出力下位７ビツトとする９ビツトのアドレス信
号に応じて上記比較器１０に出力している。従つ
て、RAM１３からは、クロツク信号CK1とクロ
ツクCK2に応じて、各ブロツクの各画素ごとに０
〜１２７の階調データが出力される。比較器１０
は、上記RAM１３からの階調データと上記デー
タセレクト回路９からの比較データとを比較し
て、ハイレベル、或いは、ロウレベル状態の信
号、即ち、有効画素部分における各画素の印字を
行うか否かを決定する信号を順次出力する。前記
シフトレジスタ１２は、この比較器１０からの信
号を入力し、この信号をクロツク信号CK2に応じ
てシフトさせる。つまり、上記時分割処理部１５
は、上記各比較データを、順次上記階調データと
比較し、この比較した信号を、それぞれ第１〜４
ブロツクごとの信号に振り分けて、上記各ブロツ
クごとのシリアルデータを作成し、このシリアル
データをサーマルヘツドへのヘツドデータとして
いる。なお、第４比較データ出力回路４における
フリツプフロツプ４ｅが上記第２アツプカウンタ
８のカウント出力の３８４カウント目を入力した
ときは、出力がロウレベル状態となり、１ライ
ン分の階調データの処理が終了する。
記カウンタ５及び第１アツプカウンタ７に入力さ
れている。第１アツプカウンタ７は、このクロツ
ク信号CK1をカウントすると共に、このカウント
数に応じて下位７ビツトのアドレス信号を上記
RAM１３に出力する。そして、上記カウント数
が、サーマルヘツドにおける各分割ブロツクの画
素数に相当する128となつたときには、該第１ア
ツプカウンタ７は、第２アツプカウンタ８と、上
記ワンシヨツト回路６にキヤリーを出力する。そ
して、上記ワンシヨツト回路６は、上記キヤリー
に同期して１パルスの信号を上記カウンタ５とダ
ウンカウンタ１ｂ〜４ｂの各ロード端子に出力す
る。第２アツプカウンタ８は、上記キヤリーに基
づいてカウントし、このカウント出力をプリセツ
トデータ信号として、上記比較データ出力回路１
〜４におけるダウンカウンタ１ｂ〜４ｂに出力す
る。なお、第２・第４比較データ出力回路２，４
におけるダウンカウンタ２ｂ，４ｂは、反転器１
４，１４にて上記プリセツトデータ信号の７ビツ
ト目を反転して64カウント分減じた信号を入力し
ている。また、上記フリツプフロツプ１ｄ〜４ｄ
及びフリツプフロツプ１ｅ〜４ｅは、上記第２ア
ツプカウンタ８のカウント出力における所定のカ
ウント目を入力としている。この所定のカウント
目は、フリツプフロツプ１ｄ〜３ｄについては、
それぞれ、６４，１２８，１９２であり、フリツ
プフロツプ１ｅ〜４ｅについては、それぞれ、１
９２，２５６，３２０，３８４である。なお、こ
のときのプリセツトデータ信号における最下位ビ
ツトは、ハイレベル状態である。上記比較データ
出力回路１〜４は、上記プリセツトデータ信号、
ワンシヨツト回路６からのパルス信号、及びカウ
ンタ５からの出力信号に基づいて比較データを出
力する。例えば、第１比較データ出力回路１にお
いて、ダウンカウンタ１ｂは、第１ブロツクの各
画素の有効画素に対する比較階調数信号を出力す
る。そして、フリツプフロツプ１ｃは上記ダウン
カウンタ１ｂからボロー信号が出力されたとき
は、Ｑ出力をハイレベル状態にする。このＱ出力
により無効画素が決定される。また、フリツプフ
ロツプ１ｅは、上記第２アツプカウンタ８から１
９２カウント目が出力されたときは、そのＱ出力
をハイレベル状態にすると共に、出力をロウレ
ベル状態にする。このＱ出力により第１ブロツク
におけるデータ処理の終了として無効画素が判定
され、出力によりダウンカウンタ１ｂのカウン
トが停止される。前記OR回路１ｆは、上記ダウ
ンカウンタ１ｂから出力される有効画素に対する
比較階調数信号の８ビツト目と、フリツプフロツ
プ１ｃのＱ出力と、フリツプフロツプ１ｅのＱ出
力とのOR出力を８ビツト目とし、下位７ビツト
を上記有効画素に対する比較階調数信号の下位７
ビツトとする比較データを出力する。即ち、この
OR回路１ｆから出力される比較データは、有効
画素に対しては、上記ダウンカウンタ１ｂから出
力される比較階調数信号そのものであり、無効画
素に対しては、該比較階調数信号の８ビツト目を
ハイレベル状態とする信号となる。なお、第２〜
第４比較データ出力回路２〜４は、それぞれ、そ
の手前の比較データ出力回路１〜３におけるフリ
ツプフロツプ１ｄ〜３ｄの出力に応じて、上記
第１比較データ出力回路１同様、それぞれのブロ
ツクごとの比較データを出力する。そして、上記
比較データ出力回路１〜４から出力される第１〜
第４ブロツクの各比較データは、前記時分割処理
部１５におけるデータセレクト回路９の選択デー
タとして入力される。また、該データセレクト回
路９には、上記クロツク信号CK1の４倍の周波数
のクロツクCK2をカウンタ１１にて分周した２ビ
ツトの選択信号が入力される。そこで、上記第１
〜第４ブロツクの各比較データは順次選択され、
時分割される。この時分割された各ブロツクの比
較データは、比較器１０に出力される。一方、前
記RAM１３は、該RAM１３に格納されている
画素ごとの階調データを、上記カウンタ１１の出
力を上位２ビツトとし上記第１アツプカウンタ７
の出力下位７ビツトとする９ビツトのアドレス信
号に応じて上記比較器１０に出力している。従つ
て、RAM１３からは、クロツク信号CK1とクロ
ツクCK2に応じて、各ブロツクの各画素ごとに０
〜１２７の階調データが出力される。比較器１０
は、上記RAM１３からの階調データと上記デー
タセレクト回路９からの比較データとを比較し
て、ハイレベル、或いは、ロウレベル状態の信
号、即ち、有効画素部分における各画素の印字を
行うか否かを決定する信号を順次出力する。前記
シフトレジスタ１２は、この比較器１０からの信
号を入力し、この信号をクロツク信号CK2に応じ
てシフトさせる。つまり、上記時分割処理部１５
は、上記各比較データを、順次上記階調データと
比較し、この比較した信号を、それぞれ第１〜４
ブロツクごとの信号に振り分けて、上記各ブロツ
クごとのシリアルデータを作成し、このシリアル
データをサーマルヘツドへのヘツドデータとして
いる。なお、第４比較データ出力回路４における
フリツプフロツプ４ｅが上記第２アツプカウンタ
８のカウント出力の３８４カウント目を入力した
ときは、出力がロウレベル状態となり、１ライ
ン分の階調データの処理が終了する。
従つて、サーマルヘツドにおける１ライン印字
出力は、該１ラインにおいて経時的に表せば、第
２図に示すように、階調No.（カウント）順に繰り
返しブロツク内全画素についてなされる。ただ
し、同図の斜線部分で示される有効画素部分が、
上記階調データに基づいて階調数に応じた回数だ
けハイレベル信号が出力される部分であり、その
他の無効画素部分は、上記階調データと無関係に
ロウレベル信号が出力される部分である。即ち、
階調No.０のときの有効画素は、No.１とNo.２の画素
となり、他は無効画素となる。次に、階調No.１の
ときの有効画素は、No.１〜４の画素となり、その
他の画素は無効となる。つまり、有効画素数は、
階調No.が１つづつ増加するごとに２つづつ増加
し、その度にデータ処理される。従つて、１ライ
ンにおける画素の各々に１２８階調が割り当てら
れることになり、しかも、各ブロツクに亘つて連
続的に２画素ごとにずらして印字開始されること
になる。また、階調データ2M（Ｍはビツト数を示
す）階調増加すれば、有効画素2N（Ｎは整数を示
す）ドツトづつ増加することになる。
出力は、該１ラインにおいて経時的に表せば、第
２図に示すように、階調No.（カウント）順に繰り
返しブロツク内全画素についてなされる。ただ
し、同図の斜線部分で示される有効画素部分が、
上記階調データに基づいて階調数に応じた回数だ
けハイレベル信号が出力される部分であり、その
他の無効画素部分は、上記階調データと無関係に
ロウレベル信号が出力される部分である。即ち、
階調No.０のときの有効画素は、No.１とNo.２の画素
となり、他は無効画素となる。次に、階調No.１の
ときの有効画素は、No.１〜４の画素となり、その
他の画素は無効となる。つまり、有効画素数は、
階調No.が１つづつ増加するごとに２つづつ増加
し、その度にデータ処理される。従つて、１ライ
ンにおける画素の各々に１２８階調が割り当てら
れることになり、しかも、各ブロツクに亘つて連
続的に２画素ごとにずらして印字開始されること
になる。また、階調データ2M（Ｍはビツト数を示
す）階調増加すれば、有効画素2N（Ｎは整数を示
す）ドツトづつ増加することになる。
本考案に係る階調印字装置は、以上のように、
画素ごとに印字開始を各ブロツクに亘つて連続的
に、所定画素ごとにずらすように上記階調データ
を処理する階調データ処理手段を備え、この階調
データ処理手段にて上記１ライン画素分の階調デ
ータをブロツクごとにシリアルデータに変換する
ようにしたものであるから、各ブロツクに亘つて
各画素を連続的に印字することができる。よつ
て、各ブロツクごとに印字を行うために発生しが
ちとなる各ブロツク間における〓間部分の印字の
濃度ムラを防止することができ、高品位の印字画
質を得ることができる。また、各ブロツクに亘つ
て、その有効画素は同時に印字されるので、高速
で印字することが可能になるという効果も併せて
奏する。
画素ごとに印字開始を各ブロツクに亘つて連続的
に、所定画素ごとにずらすように上記階調データ
を処理する階調データ処理手段を備え、この階調
データ処理手段にて上記１ライン画素分の階調デ
ータをブロツクごとにシリアルデータに変換する
ようにしたものであるから、各ブロツクに亘つて
各画素を連続的に印字することができる。よつ
て、各ブロツクごとに印字を行うために発生しが
ちとなる各ブロツク間における〓間部分の印字の
濃度ムラを防止することができ、高品位の印字画
質を得ることができる。また、各ブロツクに亘つ
て、その有効画素は同時に印字されるので、高速
で印字することが可能になるという効果も併せて
奏する。
第１図は本考案の一実施例を示す回路図、第２
図は１ラインドツトの階調No.に対する有効画素を
示す図である。 １〜４は比較データ出力回路、５，１１はカウ
ンタ、６はワンシヨツト回路、７は第１アツプカ
ウンタ、８は第２アツプカウンタ、９はデータセ
レクト回路、１０は比較器、１２はシフトレジス
タ、１３はRAM、１４は反転器、１５は時分割
処理手段である。
図は１ラインドツトの階調No.に対する有効画素を
示す図である。 １〜４は比較データ出力回路、５，１１はカウ
ンタ、６はワンシヨツト回路、７は第１アツプカ
ウンタ、８は第２アツプカウンタ、９はデータセ
レクト回路、１０は比較器、１２はシフトレジス
タ、１３はRAM、１４は反転器、１５は時分割
処理手段である。
Claims (1)
- 【実用新案登録請求の範囲】 １ １ラインの画素が複数個のブロツクに分割さ
れたサーマルヘツドを備え、階調データに基づ
いて印字を行う階調印字装置において、上記画
素ごとの印字開始を上記各ブロツクに亘つて連
続的に、所定画素ごとにずらすように上記階調
データを処理する階調データ処理手段を備えた
ことを特徴とする階調印字装置。 ２ 上記階調データ処理手段は、上記階調データ
の処理を時分割にて処理する時分割処理部を備
えたものである実用新案登録請求の範囲第１項
記載の階調印字装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7034286U JPH0432848Y2 (ja) | 1986-05-09 | 1986-05-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7034286U JPH0432848Y2 (ja) | 1986-05-09 | 1986-05-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62183460U JPS62183460U (ja) | 1987-11-20 |
| JPH0432848Y2 true JPH0432848Y2 (ja) | 1992-08-06 |
Family
ID=30911894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7034286U Expired JPH0432848Y2 (ja) | 1986-05-09 | 1986-05-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432848Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024058243A1 (ja) | 2022-09-14 | 2024-03-21 | 三菱ケミカル株式会社 | 導電膜の製造方法、マスクの製造方法、半導体デバイスの製造方法、導電膜の欠陥検査方法、及び欠陥検査装置 |
-
1986
- 1986-05-09 JP JP7034286U patent/JPH0432848Y2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024058243A1 (ja) | 2022-09-14 | 2024-03-21 | 三菱ケミカル株式会社 | 導電膜の製造方法、マスクの製造方法、半導体デバイスの製造方法、導電膜の欠陥検査方法、及び欠陥検査装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62183460U (ja) | 1987-11-20 |
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