JPH0432914A - リセット要因識別回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータにおいて複数個のリセット要
求が発生した場合にそれらのリセット要因を識別し、各
要因に対応して適切な処理を行うためのリセット要因識
別回路に関する。

〔従来の技術〕

コンピュータでは、電源電圧の立ち上がり時点やランニ
ング中の異常発生時などに、ＲＡＭの内容やＩ１０ポー
トが不定（ランダム）な状態となる。よって、その後の
コンピュータの異常動作を防止するために、いったんコ
ンピュータをソフトウェアにより初期状態に設定（リセ
ット）する必要がある。このリセットは、電源電圧の立
ち上がりやオペレータの判断によって与えられるタイミ
ング信号などにより開始される。ここでリセットを行う
場合は、その要因（リセット要因）により初期状態にす
べきやり方が異なって来るので、リセット入力の識別が
必要となる。

従来技術の例として、実開昭６３−８０６２６号公報に
示されるリセット入力が２種類の場合のリセット要因識
別回路の概念構成図を第６図に示す。図において、（１
ａ）および（１ｂ）はそれぞれリセット入力（リセット
要求入力）ＲｏｔおよびＲＯ２、（２）はフリップフロ
ップ回路で、その入力Ｓおよび入力Ｒにリセット入力Ｒ
ＯＩ（ｌａ）およびＲＯ２（ｌｂ）がそれぞれ接続され
ている。また、（３）はフリップフロップ（２）の出力
Ｑが入力として接続されたＩ１０ボート、（４）はリセ
ット入力Ｒｏｔ（ｌａ）およびＲＯ２（ｌｂ）を入力と
するＯＲロジックで、その出力はＣＰＵ　（５）に接続
されている。

次に動作について説明する。

（１ａ）はＣＰＵ　（５）などからなるコンピュータシ
ステムの電源電圧の立ち上がり時に有意（Ｈ，）となる
リセット入力ＲＯ１、また（１ｂ）は該システムの運転
員によるリセット動作開始指令により有意（Ｈ）となる
リセット入力ＲＯ２である。リセット入力ＲＯＩ（ｌａ
）およびＲＯ２（ｌｂ）が無意（Ｌ）すなわちリセット
要求が生じておらず、したがって、いま、フリップフロ
ップ回路（２）の出力Ｑが無意（Ｌ）になっている場合
を考える。この状態でコンピュータシステムの電源が投
入されて電圧が立ち−Ｅがると、それに対応するリセッ
ト入力ＲＯＩ（ｌａ）がＬ−、Ｈとなり、この信号がフ
リップフロップ回路（２）の入力Ｓに加えられる。した
かつて、該フリップフロップ回路（２）の出力ＱがＬ−
、Ｈとなる。この出力ＱはＣＰＵ　（５）の入出力装置
であるＩ１０ボート（３）に伝えられる。一方、リセッ
ト入力ＲＯＩ（ｌａ）はＯＲ回路（４）を経由して、Ｃ
ＰＵ　（５）に接続されているので、該ＯＲ回路（４）
の出力Ｔも有意（Ｈ）となっており、ＣＰＵ　（５）は
このタイミングを検知して、■１０ポート（３）を参照
することにより、リセット入力ＲＯＩ（Ｉａ）がＨｌす
なわち電源の立ち上がりによるリセット要求が生起して
いることを認識する。次に電源の立ち上げが完了し、従
ってリセット入力ＲＯＩ（ｌａ）がＬの状態になってい
る場合に、運転員がリセット指令を出し、よってリセッ
ト入力Ｒｏｚ（Ｉｂ）がＬ−＋Ｈとなった場合を考える
と、該リセット入力ＲＯ２（ｌｂ）の状態変化は前記同
様にＯＲ回路（４）を経由してｃｐｕ　（ｓ）に伝えら
れる。ＣＰＵ　（５）はリセット要求が生起しているこ
とを知り、Ｉ１０ボート（３）の状態を参照するが、Ｑ
はＬの状態となっている。これはリセット入力ＲＯ２（
ｌｂ）がＨになり、このＨがフリップフロップ回路（２
）の入力Ｒに伝えられても、その出力ＱはＬの状態のま
まとなっているからである。この様にしてＣＰＵ　（５
）は、２個のリセット入力ＲＯＩ（１’ａ）およびＲＯ
２（ｌｂ）のいずれの信号がＨとなっているかを知るこ
とにより、ソフトウェアでそれぞれのリセット要求に応
じた適切な処置をとることができる。

〔発明が解決しようとする課題〕

リセット要因としては一般に複数個があり、これらリセ
ット要求の発生時にその要因を識別し、ぞれぞれの要因
に応じてタイムリーにＣＰＵ（５）側で最適の処置をと
ることは、ＣＰＵ（５）を含むコンピュータシステムの
異常防止と安全性の確保のために不可欠である。しかし
、前記の従来の実施例では、２個のリセット入力ＲＯ１
（ｌａ）とＲＯ２（ｌｂ）をフリップフロップ回路（２
）の入力ＲとＳに接続しているので、その出力Ｑの状態
により２種類のリセット要因しか判別出来ないという欠
点があった。

この発明は上記のような問題点を解決するためになされ
たもので、２種類以上のリセット入力が任意のタイミン
グで生起した場合でも、最新のりセット入力の発生を検
知し、その状態を保持することによりリセット入力の発
生要因を確実に識別することができるリセット要因識別
回路を提供することを目的としてし）る。

〔課題を解決するための手段〕

この発明に係るリセット要因識別回路では、複数個のリ
セット要因に対応したリセット入力をそれぞれ対応して
とり込むサンプリング回路と、上記リセット入力の全て
の論理をとる論理回路と、この論理回路の出力タイミン
グで上記サンプリング回路の出力をそれぞれに対応して
保持するホーラ ルト回路とを備え、このホールト回路を出力をＣＰＵに
送ってそれぞれのリセット要因読み取り識別出来るよう
にした。

〔作用〕

上記のように構成されたリセット要因識別回路において
はそれぞれのリセット要因に対応する複数個のリセット
入力が任意のタイミングで発生した場合に、これらリセ
ット入力の発生状態をそれ因としてその状態をそれぞれ
のホールド回路で保持し、最も新しいリセット要因をＣ
ＰＵで読みとってこれらそれぞれのリセット要因に対応
する処置を行える。

〔実施例〕

以下、この発明の一実施例について説明する。

第１図は、リセット入力信号が３個の場合のリセット要
因識別回路の構成図、第２図〜第４図は第１図の回路構
成において、リセット入力がそれぞれ１個、２個および
３個つまりリセット要因がそれぞＦＬｌ、２および３種
類発生した場合のタイミングチャート、また第５図はリ
セット要因発生時に行われるリセット対応処置の概念フ
ロー図である。

第１図において、第６図と同一符号は同一部または相当
部分を示す。（１）はサンプリング回路のゲート入力信
号などに用いる基準クロック信号、（１ａ）〜（ｌｃ）
はそれぞれリセット入力Ｒ０１〜ＲＯ３、（６ａ）〜（
６ｃ）はそれぞれリセット入力（１ａ）〜（１ｃ）をサ
ンプルして、リセット要求の発生状態を調べるサンプリ
ング回路、（７ａ）〜（７ｃ）はそれぞれのサンプリン
グ回路（６ａ）〜（６ｃ）の出力を保持するホールド回
路、（４ａ）は全てのリセット入力ＲＯＩ〜（３）の要
因読取り指令入力として用いられる。

（３）はホールド回路（７ａ）〜（７ｃ）の出力をとり
込むＩ１０ボートであり、（５）はＩ１０ポートの状態
と読みとり、適切な処置を行うｃＰＵである。

まず、最初に、第１図において、リセット入力ＲＯＩ（
ｌａ）だけが生起する場合の動作を第２図のタイミング
チャートを用いて説明する。

なお、以下の説明中ＨおよびＬはそれぞれ２値をとるロ
ジック回路のパイレベルおよびローレベルのことで、信
号の種類ごとに有意または無意が対応している。図にお
いて、リセット入力ＲＯＩ（ｌａ）がｔ１時点に生起す
ると、リセット期間はＬどなっている。ただし、リセッ
ト入力ＲＯＩ（ｌａ）は有意期間（Ｌの期間）≧クロッ
ク信号の１周期となるように予め入力波形が整形されて
いるものとする（以下、リセット入力ＲＯ２（ｌｂ）　
、　ＲＯ３（ｌｃ）の場合も同様）。

全リセット入力ＲＯ１（ｌａ）　〜ＲＯ３（ｌｃ）はＡ
ＮＤ回路（４ａ）に接続されており、したがって、ｔｌ
およびｔ３時点でＡＮＤ回路（４ａ）の出力波形（Ｃ）
もリセット入力Ｒｏｔ（ｌａ）の入力波形（ｂ）に同期
して、それぞれＨ−＋ＬおよびＬ−＋Ｈに移行する。サ
ンプリング回路（６ａ）の出力波形（ｄ）は、その入力
であるリセット入力Ｒｏｔ（ｌａ）がＬとなっている時
刻ｔ１〜ｔ３の期間中における次の入力波形（ａ）の立
ち上がり時点ｔ２でＨ−Ｌとなり、また入力波形（ｂ）
がＬ→Ｈに戻った後の入力波形（ａ）の立上がり時点ｔ
４でＬ−＋Ｈに戻る。

次に、ホールド回路（７ａ）の出力波形（ｅ）は、出力
波形（ｃ）かＬ−＋Ｈに移行するｔ３時点でＬ−）Ｈに
移行する。この出力波形（ｅ）は、接続されているＩ１
０ボート（３）に送られ、これがリセット入力ＲＯＩ（
ｌａ）に対応したリセット要因信号となる。なお、出力
波形（ｅ）は、次にリセット入力が生起しそれに応じて
出力波形（Ｃ）かＬ＋Ｈに戻るまでＨのままとなる。ま
た、このリセット要因の出力波形（Ｃ）の立上かり信号
は、要因読取指令入力ＲＤとしてｃｐｕ　（５）に送ら
れる。ここでＣＰＵ　（５）は第５図に概略を示すリセ
ット対応処理フローのプログラムの実行に移る。すなわ
ち、ＣＰＵ（５）はリセット処理開始工程（５ａ）をス
タートし、まず必要な前処理工程（５ｂ）を実行してか
らリセット要因読取り工程（５Ｃ）に移り、Ｉ１０ポー
ト（３）に読み出し命令ＲＬを送ってリセット要因デー
タを読み込む。要因判定工程（５ｄ）て、リセットし繭
入力（ＲＯ１）に対応する要因が発生しているので、次
のＲｏｔ処理工程（５ｅ）に移って、必要な対応処置を
実行しリセット処理が完了する。

続いて、リセット入力ＲＯＩ（５ａ）およびＲＯ２（Ｉ
ｂ）の２個のリセット入力が生起し、かつそれぞれＨ−
）Ｌとなるタイミングの時間差（第３図の時間ｔ２−ｔ
ｌ）が１クロック周期以下の場合の動作を第３図のタイ
ミングチャートによって説明する。リセット入力ＢＯＩ
（ｌａ）とＲＯ２（ｌｂ）（７）入力波形（ｂ）および
（Ｃ）がＨ−＋ＨおよびＬ−＋Ｈに移行すると、ＡＮＤ
回路（４ａ）の出力波形（ｄ）は入力波形（ｂ）のＨ→
Ｌに移行するｔ１時点から入力波形（Ｃ）がＬ→Ｈに移
行するｔ４時点の期間中りどなる。また、それぞれサン
プリング回路（６ａ）および（６ｂ）の出力波形（ｅ）
および（ｆ）は、クロックの立ち上がるｔ３時点でとも
にＨ−＋Ｈとなり、また次にクロックの立ち上がるｔ５
時点でＬ−＋Ｈとなる。

さらに、Ｉ１０ボート（３）に送られてそれぞれリセッ
ト入力ＲＯＩ（ｌａ）およびＲｏ２（ｌｂ）に対応した
リセット要因信号となるホールド回路（７ａ）および（
７ｂ）の出力波形（ｇ）および（ｈ）は、出力波形（ｄ
）の立ち上がるｔ４時点でともにＬ−＋Ｈとなり、これ
は第２図の場合と同様にその後いずれかのリセット入力
が生起してその結果出力波形（ｄ）がＬ−Ｈになる時点
までＨの状態を保持する。

ＣＰＵ　（５）へのリセット要因読み込み指令信号ＲＤ
は、第２図の場合と同様に、ＡＮＤ回路（４ａ）の出力
波形（ｄ）のＬ−＋Ｈへの移行時点で発せられ、以下前
記と同様にして第５図のリセット処理開始工程（５ａ）
に移る。要因判定工程（５ｄ）を実行した結果、ＲＯＩ
処理工程（５ｅ）およびＲＯ２処理工程（５ｆ）を実行
する（ソフトウェアによりどちらか一方を実行すること
も可能）。

最後に、３個以上の複数個のリセット入力が生起する場
合として、リセット入力Ｒｏｔ（ｌａ）〜ＲＯ３（ｌｃ
）の３個が生起し、かつ１番目と２番目に生起するリセ
ット入力ＲＯＩ（ｌａ）およびＲＯ２（ｌｂ）のＨ−＋
Ｈ移行時点の時間差（第４図のｔ４−ｔｌ）が１クロッ
ク周期より大きい場合の動作を第４図のタイミングチャ
ートによって説明する。リセット入力Ｒｏｔ（ｌａ）の
入力波形（ｂ）に関しては、第２図の場合と同様でＡＮ
Ｄ回路（４ａ）の出力波形（ｅ）のごとくＬ→Ｈへの立
ち上がり時点ｔ３で、リセット入力ＲＯ１（ｌａ）に対
応するリセット要因信号となるホールド回路（７ａ）の
出力波形（ｉ）がＬ−＋Ｈとなる。また、この出力波形
（ｉ）は、その後のリセット入力ＲＯ２（ｌｂ）または
ＲＯ３（Ｉｃ）に対応して、２度目に出力波形（ｅ）が
り、Ｈに立ち上がる時点ｔ７でＨ→Ｌに戻る。と同時に
、リセット入力ＲＯ２（ｉｂ）またはＲＯ３（ｌｃ）に
対応したリセット要因信号であるホールド回路（７ｂ）
および（７Ｃ）の出力波形（ｊ）および（ｋ）は、Ｌ→
ＨとなりＩ１０ポート（３）にその情報が送られる。次
に、Ｉ１０ボート（３）に送られたリセット要因信号の
読取り指令入力ＲＤであるが、これは出力波形（ｅ）の
し→Ｈ移行するｔ３時点およびｔ７時点の２ケ所でＣＰ
Ｕ　（５）に伝えられる。ｔ３時点の指令はリセット入
力Ｒｏｔ（ｌａ）に対応するものであり、ＣＰＵ　（５
）は前記同様第５図の処理フローに移行してＲＯＩ処理
（５ｅ）を実行する。またｔ７時点では出力波形（ｉ）
が既にＨ→Ｌになってリセット入力ＲＯＩ（ｌａ）対応
のリセット要因が消滅してしまっており、したがってそ
れぞれリセット入力Ｒｏｚ（ｔｂ）およびＲＯ３（ＩＣ
）に対応したＲＯ２処理（５ｆ）およびＲＯ３処理工程
（５ｇ）が実行される。この場合ｔ７時点において時間
間隔（ｔ７−ｔ３）がＲＯＩ処理工程（５ｅ）のために
短かすぎる場合はＲｏｔ処理工程（５ｅ）が途中で中止
され、ＲＯ２処理工程（５ｆ）およびＲＯ３処理工程（
５ｇ）か実行される。したかフてＣＰＵ　（５）は最新
のリセット要求に対応した運転モードでランニングでき
る。

また、上記実施例では、リセット入力がＲＯ１（ｌａ）
　〜ＲＯ３（Ｉｃ）の最大３個の場合を示したか３個よ
り多い任意の個数の場合にも同様の効果を奏する。

また、上記実施例では、サンプリング回路（６ａ）〜（
６ｃ）およびホールド回路（７ａ）〜（７Ｃ）のタイミ
ングをそれぞれクロック信号および全リセット入力のＡ
ＮＤ回路（４ａ）　惨嵜のＬ→Ｈの立ち上がりのタイミ
ングでとったが、必ずしもこのタイミングでなくともよ
い。

また、リセット要因の読取り指令入力ＲＤの代わりにＣ
ＰＵ　（５）で一定周期ごとにＩ１０ボート（３）の内
容を参照してリセット要因の発生を検知することにより
、それぞれの要因に応じた対応処置を実行するように構
成しても同様効果を奏する。

〔発明の効果〕

この発明は、以上説明したように複数個のリセット入力
信号のそれぞれに対応してサンプリング回路およびホー
ルド回路を設けて発生したリセット要因を保持するよう
に構成しているので、複数個のリセット要因が任意のタ
イミグで発生した時にも、それらの要因を全て識別し、
かつ最新の発生要因に対応した処置を行える。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すリセット要因識別回
路のブロック図、第２図〜第４図は、それぞれ第１図の
回路においてリセット入力が１個、２個および３個発生
した場合のタイミングチャート、第５図は概略のリセッ
ト対応処理フロー図、第６図は従来のリセット識別回路
の例を示す図である。 図において、（１ａ）〜（ＩＣ）はそれぞれリセット入
力Ｒ０１〜ＲＯ３、（６ａ）　〜（６ｃ）はサンプリン
グ回路、（７ａ）〜（７ｃ）はホールド回路である。 なお、各図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）リセット要因に対応した複数個のリセット入力を
   それぞれ検出し各リセット入力の有無をサンプルするサ
   ンプリング回路、上記複数個のリセット入力の論理をと
   る論理回路およびこの論理回路の出力タイミングで上記
   サンプリング回路の出力をそれぞれ保持するホールド回
   路を備え、上記ホールド回路の出力をＣＰＵに与えるよ
   うにしたリセット要因識別回路。