JPH04329668A - 半導体メモリの製造方法 - Google Patents

半導体メモリの製造方法

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JPH04329668A
JPH04329668A JP3126889A JP12688991A JPH04329668A JP H04329668 A JPH04329668 A JP H04329668A JP 3126889 A JP3126889 A JP 3126889A JP 12688991 A JP12688991 A JP 12688991A JP H04329668 A JPH04329668 A JP H04329668A
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  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭと称されてい
る半導体メモリの製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭでは、トランジスタの他にキャ
パシタを用いてメモリセルが構成されているので、ビッ
ト線の下地の段差が大きい。このため、この段差を緩和
するために、ＢＰＳＧ膜等の低融点絶縁膜をフローさせ
て平坦化を行っている。
【０００３】ところが、ＤＲＡＭでも周辺回路部では、
メモリセル部よりも元々段差が小さい。このため、平坦
化のためのＢＰＳＧ膜を周辺回路部にも残しておくと、
Ａｌ配線のコンタクト孔等の段差が却って大きくなり、
Ａｌ配線の段差被覆性等が低下する。
【０００４】そこで、ＢＰＳＧ膜の下層に減圧ＣＶＤ法
によってＳｉＮ膜を形成しておき、このＳｉＮ膜をスト
ッパにして、周辺回路部のＢＰＳＧ膜のみをウェットエ
ッチングによって除去することが考えられている。
【０００５】
【発明が解決しようとする課題】ところが、減圧ＣＶＤ
法によって形成したＳｉＮ膜は膜質が緻密で水素の透過
を素子する能力を有しており、しかもこのＳｉＮ膜は周
辺回路部のみならずメモリセル部の全面をも覆っている
。
【０００６】一方、Ｓｉ−ＳｉＯ２　界面領域における
界面凖位等の発生・再結合中心を補償するためにＨ２　
シンタが一般に行われているが、このＨ２　シンタは通
常はＡｌ膜の蒸着前つまり上記ＳｉＮ膜にコンタクト孔
を開孔する前に行われる。
【０００７】このため、Ｈ２　シンタが十分には行われ
ず、発生・再結合中心に起因するリーク電流が発生する
。従って、従来の方法で製造したＤＲＡＭでは、アクセ
ス用のトランジスタにリーク電流が流れ、必ずしも十分
なデータ保持特性を得ることができなかった。
【０００８】
【課題を解決するための手段】本発明による半導体メモ
リの製造方法は、キャパシタ３３のプレート電極とする
ための導電膜２５を形成し、前記導電膜２５をメモリセ
ル部１３においてのみ前記プレート電極のパターンに加
工し、低融点絶縁膜２７で前記導電膜２５上を平坦化し
、周辺回路部１７における前記低融点絶縁膜２７と前記
導電膜２５とを除去する。
【０００９】
【作用】本発明による半導体メモリの製造方法では、平
坦化のための低融点絶縁膜２７を周辺回路部１７におい
てのみ除去することによって、メモリセル部１３を平坦
化し且つ周辺回路部１７の段差を緩和している。
【００１０】そして、周辺回路部１７における低融点絶
縁膜２７を除去する時点ではその下層に導電膜２５を残
しているので、低融点絶縁膜２７の除去に際して導電膜
２５をストッパにすることができる。このため、減圧Ｃ
ＶＤ法によって形成するシリコン窒化膜等をストッパと
して使用する必要がなく、発生・再結合中心を補償する
ための水素化処理を十分に行うことができる。
【００１１】しかも、周辺回路部１７に残しておいた導
電膜２５も低融点絶縁膜２７の除去と同時に除去してい
るので、周辺回路部１７における導電膜２５を除去する
ために追加的なリソグラフィ工程を実行する必要がない
。
【００１２】
【実施例】以下、積み上げキャパシタ型ＤＲＡＭの製造
に適用した本発明の一実施例を、図１を参照しながら説
明する。
【００１３】本実施例では、図１（ａ）に示す様に、Ｓ
ｉ基板１１の素子分離領域にＬＯＣＯＳ法によってＳｉ
Ｏ２　膜１２をまず形成する。そして、メモリセル部１
３にアクセス用のトランジスタ１４のゲート電極つまり
ワード線をポリサイド膜１５によって形成し、更に拡散
層１６ａ、１６ｂを形成する。この時、周辺回路部１７
にも同時にトランジスタ（図示せず）を形成する。
【００１４】その後、ポリサイド膜１５等を層間絶縁膜
２１で覆い、拡散層１６ａに達するコンタクト孔２２を
層間絶縁膜２１に開孔する。そして、多結晶Ｓｉ膜２３
を堆積させ、この多結晶Ｓｉ膜２３に不純物をドープし
、更にパターニングを行って、拡散層１６ａにコンタク
トする記憶ノードを形成する。
【００１５】その後、多結晶Ｓｉ膜２３上に誘電体膜２
４を形成してキャパシタ絶縁膜とする。そして、プレー
ト電極を形成するための多結晶Ｓｉ膜２５をＣＶＤ法で
堆積させ、この多結晶Ｓｉ膜２５に不純物をドープする
。
【００１６】その後、レジスト２６の塗布及びパターニ
ングを行う。レジスト２６のパターニングは、従来の方
法では、メモリセル部１３のレジスト２６をプレート電
極のパターンに加工すると共に周辺回路部１７のレジス
ト２６を除去する様に行っていた。しかし、本実施例で
は、周辺回路部１７ではその全面にレジスト２６を残す
。
【００１７】次に、図１（ｂ）に示す様に、レジスト２
６をマスクにして、多結晶Ｓｉ膜２５をエッチングする
。従って、メモリセル部１３では多結晶Ｓｉ膜２５によ
ってプレート電極が形成されるが、周辺回路部１７では
その全面に多結晶Ｓｉ膜２５が残される。レジスト２６
は、このエッチング後に、灰化によって除去する。
【００１８】その後、メモリセル部１３を平坦化するた
めのＢＰＳＧ膜２７を、ＣＶＤ法で堆積させ且つフロー
させる。そして更に、ＳｉＯ２　膜３１をＣＶＤ法で堆
積させる。但し、ＳｉＯ２　膜３１の代りにＰＳＧ膜を
用いてもよい。
【００１９】その後、レジスト３２を塗布し、メモリセ
ル部１３のみを覆う様にレジスト３２をパターニングす
る。そして、このレジスト３２をマスクにし且つ多結晶
Ｓｉ膜２５をストッパにして、周辺回路部１７のＳｉＯ
２　膜３１とＢＰＳＧ膜２７とをウェットエッチングす
る。
【００２０】次に、図１（ｃ）に示す様に、レジスト３
２をマスクにして、周辺回路部１７の多結晶Ｓｉ膜２５
をエッチングする。但し、レジスト３２を灰化によって
除去した後に、ＳｉＯ２　膜３１及びＢＰＳＧ膜２７を
マスクにして、多結晶Ｓｉ膜２５をエッチングしてもよ
い。ここまでの工程で、キャパシタ３３が完成する。
【００２１】その後、層間絶縁膜３４をＣＶＤ法で堆積
させ、拡散層１６ｂに達するコンタクト孔３５を層間絶
縁膜３４等に開孔する。そして、ポリサイド膜３６の堆
積及びパターニングによって、拡散層１６ｂにコンタク
トするビット線を形成する。
【００２２】次に、図１（ｄ）に示す様に、ＢＰＳＧ膜
３７をＣＶＤ法で堆積させ且つフローさせる。そして、
Ａｌ配線用のコンタクト孔（図示せず）を開孔した後、
スパッタによってＡｌ膜３８を形成し且つパターニング
して、積み上げキャパシタ型ＤＲＡＭを完成させる。
【００２３】以上の様な本実施例は、周辺回路部１７の
ＢＰＳＧ膜２７をウェットエッチングする際のストッパ
として多結晶Ｓｉ膜２５を利用しており、減圧ＣＶＤ法
によって形成するＳｉＮ膜を使用していない。従って、
発生・再結合中心を補償するためのＨ２　シンタを十分
に行うことができる。
【００２４】
【発明の効果】本発明による半導体メモリの製造方法で
は、周辺回路部における段差を緩和させるに際して追加
的なリソグラフィ工程を実行することなく、発生・再結
合中心を補償するための水素化処理を十分に行うことが
できる。従って、メモリセル部を平坦化し且つ周辺回路
部の段差を緩和しつつ、工程を増加させることなくデー
タ保持特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例を順次に示す側断面図である
。
【符号の説明】
１３　　　　メモリセル部 １７　　　　周辺回路部 ２５　　　　多結晶Ｓｉ膜 ２７　　　　ＢＰＳＧ膜 ３３　　　　キャパシタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリセル部と周辺回路部とを有しており
    トランジスタとキャパシタとでメモリセルが構成されて
    いる半導体メモリの製造方法において、前記キャパシタ
    のプレート電極とするための導電膜を形成し、前記導電
    膜を前記メモリセル部においてのみ前記プレート電極の
    パターンに加工し、低融点絶縁膜で前記導電膜上を平坦
    化し、前記周辺回路部における前記低融点絶縁膜と前記
    導電膜とを除去する半導体メモリの製造方法。
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