JPH0836499A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0836499A JPH0836499A JP6169564A JP16956494A JPH0836499A JP H0836499 A JPH0836499 A JP H0836499A JP 6169564 A JP6169564 A JP 6169564A JP 16956494 A JP16956494 A JP 16956494A JP H0836499 A JPH0836499 A JP H0836499A
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- instruction
- circuit
- signal
- stp
- wit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 内部のクロックを停止させる命令が誤って実
行されることを回避し得るマイクロコンピュータの提供
を目的とする。 【構成】 専用のレジスタ61と、このレジスタ61に連続
してデータが書き込まれ、且つ各データの値が所定の組
み合わせであることを検出する STP/WIT命令有効／無効
制御回路60と、 STP/WIT命令有効／無効制御回路60から
所定の信号が出力されている場合にのみクロックφを停
止させる STP命令及び WIT命令の実行を許可する ANDゲ
ート11, 12とを備えている。
行されることを回避し得るマイクロコンピュータの提供
を目的とする。 【構成】 専用のレジスタ61と、このレジスタ61に連続
してデータが書き込まれ、且つ各データの値が所定の組
み合わせであることを検出する STP/WIT命令有効／無効
制御回路60と、 STP/WIT命令有効／無効制御回路60から
所定の信号が出力されている場合にのみクロックφを停
止させる STP命令及び WIT命令の実行を許可する ANDゲ
ート11, 12とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に、特定の命令、具体的にはストップ命令(STP
命令),ウェイト命令(WIT命令) を実行することにより内
部クロックを停止させる機能を有するマイクロコンピュ
ータに関する。
関し、特に、特定の命令、具体的にはストップ命令(STP
命令),ウェイト命令(WIT命令) を実行することにより内
部クロックを停止させる機能を有するマイクロコンピュ
ータに関する。
【０００２】
【従来の技術】一般にマイクロコンピュータは内部クロ
ックに同期して動作するが、必要に応じて、たとえば製
造・開発時のデバッグ等のために、あるいはバッテリ駆
動タイプでの消費電力の削減のために内部クロックを停
止させる命令、即ちストップ命令(STP命令),ウェイト命
令(WIT命令) を備えている場合が多い。
ックに同期して動作するが、必要に応じて、たとえば製
造・開発時のデバッグ等のために、あるいはバッテリ駆
動タイプでの消費電力の削減のために内部クロックを停
止させる命令、即ちストップ命令(STP命令),ウェイト命
令(WIT命令) を備えている場合が多い。
【０００３】図４はそのような従来のマイクロコンピュ
ータの STP命令及び WIT命令を実行するための要部の構
成例を示すブロック図であり、基本的には特開平5-2249
66号公報の発明に開示されている。
ータの STP命令及び WIT命令を実行するための要部の構
成例を示すブロック図であり、基本的には特開平5-2249
66号公報の発明に開示されている。
【０００４】図４において、参照符号51はメモリであ
り、 STP命令及び WIT命令を含む種々の命令のコードを
記憶している。参照符号52はデコーダであり、メモリ51
から所定の手順で読み出された命令のコードをデコード
する。このデコーダ52が上述のSTP命令をデコードした
場合、有意な STP命令有効信号STPVを出力する。また、
デコーダ52が上述の WIT命令をデコードした場合、有意
な WIT命令有効信号WITVを出力する。
り、 STP命令及び WIT命令を含む種々の命令のコードを
記憶している。参照符号52はデコーダであり、メモリ51
から所定の手順で読み出された命令のコードをデコード
する。このデコーダ52が上述のSTP命令をデコードした
場合、有意な STP命令有効信号STPVを出力する。また、
デコーダ52が上述の WIT命令をデコードした場合、有意
な WIT命令有効信号WITVを出力する。
【０００５】参照符号53は WIT命令実行回路であり、デ
コーダ52が WIT命令をデコードした場合に信号線を通じ
て有意な WIT命令有効信号WITVが与えられる。また、参
照符号54は STP命令実行回路であり、デコーダ52が STP
命令をデコードした場合に信号線を通じて有意な STP命
令有効信号STPVが与えられる。両命令実行回路53, 54は
たとえばフリップフロップで構成されており、通常はリ
セット信号(RST) または割込み信号(INT) がリセット端
子に与えられてリセット状態となっており、それぞれの
出力信号が無意な状態 (”Ｌ”レベル”) になっている
が、それぞれのセット端子にデコーダ52から有意な WIT
命令有効信号WITV， STP命令有効信号STPVが与えられた
場合にはそれぞれの出力信号は有意な状態 (”Ｈ”レベ
ル) になる。
コーダ52が WIT命令をデコードした場合に信号線を通じ
て有意な WIT命令有効信号WITVが与えられる。また、参
照符号54は STP命令実行回路であり、デコーダ52が STP
命令をデコードした場合に信号線を通じて有意な STP命
令有効信号STPVが与えられる。両命令実行回路53, 54は
たとえばフリップフロップで構成されており、通常はリ
セット信号(RST) または割込み信号(INT) がリセット端
子に与えられてリセット状態となっており、それぞれの
出力信号が無意な状態 (”Ｌ”レベル”) になっている
が、それぞれのセット端子にデコーダ52から有意な WIT
命令有効信号WITV， STP命令有効信号STPVが与えられた
場合にはそれぞれの出力信号は有意な状態 (”Ｈ”レベ
ル) になる。
【０００６】参照符号55は２入力の ANDゲートであり、
一方の入力端子には WIT命令実行回路53の出力信号が、
他方の入力端子には ANDゲート56の出力信号がそれぞれ
与えられている。 ANDゲート56も２入力であり、その一
方の入力端子には STP命令実行回路56の出力信号が、他
方の入力端子には外部クロック入力端子Xin から入力さ
れる外部クロックがそれぞれ与えられている。
一方の入力端子には WIT命令実行回路53の出力信号が、
他方の入力端子には ANDゲート56の出力信号がそれぞれ
与えられている。 ANDゲート56も２入力であり、その一
方の入力端子には STP命令実行回路56の出力信号が、他
方の入力端子には外部クロック入力端子Xin から入力さ
れる外部クロックがそれぞれ与えられている。
【０００７】従って、両命令実行回路53, 54がセットさ
れている通常の状態においては、外部クロック入力端子
Xin から入力される外部クロックが ANDゲート56及び A
NDゲート55を経由してそのまま内部クロックφとして出
力される。そして、マイクロコンピュータはこの内部ク
ロックφに同期して動作する。しかし、 WIT命令が実行
された場合には、 WIT命令実行回路53から ANDゲート55
へ出力されている信号が”Ｌ”レベルになって外部クロ
ックは入力されるが、内部クロックは発生されない状態
になる。また、 STP命令が実行された場合には、 STP命
令実行回路54から ANDゲート56へ出力されている信号
が”Ｌ”レベルになって外部クロックの入力自体が行な
われず、内部クロックも発生されない状態になる。
れている通常の状態においては、外部クロック入力端子
Xin から入力される外部クロックが ANDゲート56及び A
NDゲート55を経由してそのまま内部クロックφとして出
力される。そして、マイクロコンピュータはこの内部ク
ロックφに同期して動作する。しかし、 WIT命令が実行
された場合には、 WIT命令実行回路53から ANDゲート55
へ出力されている信号が”Ｌ”レベルになって外部クロ
ックは入力されるが、内部クロックは発生されない状態
になる。また、 STP命令が実行された場合には、 STP命
令実行回路54から ANDゲート56へ出力されている信号
が”Ｌ”レベルになって外部クロックの入力自体が行な
われず、内部クロックも発生されない状態になる。
【０００８】
【発明が解決しようとする課題】上述のような STP命令
及び WIT命令を有する従来のマイクロコンピュータで
は、メモリから STP命令または WIT命令が読み出されて
デコーダでデコードされることにより両命令が実行され
るように構成されている。このため、何らかの事情によ
りプログラムによる指定とは異なって STP命令または W
IT命令のコードがデコーダに与えられた場合、あるいは
STP命令実行回路または WIT命令実行回路に有意な信号
がデコーダからの信号として何らかの事情により誤って
与えられた場合には直ちに STP命令または WIT命令が実
行されてしまう。
及び WIT命令を有する従来のマイクロコンピュータで
は、メモリから STP命令または WIT命令が読み出されて
デコーダでデコードされることにより両命令が実行され
るように構成されている。このため、何らかの事情によ
りプログラムによる指定とは異なって STP命令または W
IT命令のコードがデコーダに与えられた場合、あるいは
STP命令実行回路または WIT命令実行回路に有意な信号
がデコーダからの信号として何らかの事情により誤って
与えられた場合には直ちに STP命令または WIT命令が実
行されてしまう。
【０００９】マイクロコンピュータが上述のような状態
に陥った場合、ある特定の復帰操作が行なわれるまでの
間は当然に動作が停止するので、たとえばそのマイクロ
コンピュータがアクチュエータの制御装置として使用さ
れているような場合には、そのアクチュエータは全く動
作しないか、あるいはそれまでの動作状態を継続するた
め、非常に危険な状態を招来することになる。
に陥った場合、ある特定の復帰操作が行なわれるまでの
間は当然に動作が停止するので、たとえばそのマイクロ
コンピュータがアクチュエータの制御装置として使用さ
れているような場合には、そのアクチュエータは全く動
作しないか、あるいはそれまでの動作状態を継続するた
め、非常に危険な状態を招来することになる。
【００１０】更に、マイクロコンピュータが所謂暴走状
態に陥った上で上述のような STP命令または WIT命令が
実行されると、クロックが停止してしまうために全く復
旧不可能になってしまう。
態に陥った上で上述のような STP命令または WIT命令が
実行されると、クロックが停止してしまうために全く復
旧不可能になってしまう。
【００１１】また、前述の如く、 STP命令及び WIT命令
は製造・開発時のデバッグ等のために、あるいは消費電
力の削減のために主として利用されるため、マイクロコ
ンピュータをアクチュエータの制御装置として組み込ん
だ製品を製造する場合には STP命令及び WIT命令は事実
上不要になるのみならず、上述のような危険性を回避す
るために無効化されていることが望ましい。
は製造・開発時のデバッグ等のために、あるいは消費電
力の削減のために主として利用されるため、マイクロコ
ンピュータをアクチュエータの制御装置として組み込ん
だ製品を製造する場合には STP命令及び WIT命令は事実
上不要になるのみならず、上述のような危険性を回避す
るために無効化されていることが望ましい。
【００１２】本発明はこのような事情に鑑みてなされた
ものであり、内部のクロックを停止させる命令が誤って
実行されることを回避し得るマイクロコンピュータの提
供を目的とする。
ものであり、内部のクロックを停止させる命令が誤って
実行されることを回避し得るマイクロコンピュータの提
供を目的とする。
【００１３】
【課題を解決するための手段】本発明のマイクロコンピ
ュータの第１の発明は、専用のレジスタと、このレジス
タに連続してデータが書き込まれ、且つ各データの値が
所定の組み合わせであることを検出する制御回路と、制
御回路から所定の信号が出力されている場合にのみクロ
ックを停止させる命令の実行を許可する手段とを備えて
いる。
ュータの第１の発明は、専用のレジスタと、このレジス
タに連続してデータが書き込まれ、且つ各データの値が
所定の組み合わせであることを検出する制御回路と、制
御回路から所定の信号が出力されている場合にのみクロ
ックを停止させる命令の実行を許可する手段とを備えて
いる。
【００１４】また、本発明のマイクロコンピュータの第
２の発明は、専用の命令の実行を可能とし、この専用の
命令が実行されたことを記憶する記憶手段と、専用の命
令に引き続いて実行が指示された命令がクロックを停止
させる命令であるか否かを判定し、判定結果が否である
場合は記憶手段の記憶内容を消去する判定手段と、記憶
手段が専用の命令が実行されたことを記憶している場合
にのみクロックを停止させる命令の実行を許可する手段
とを備えている。
２の発明は、専用の命令の実行を可能とし、この専用の
命令が実行されたことを記憶する記憶手段と、専用の命
令に引き続いて実行が指示された命令がクロックを停止
させる命令であるか否かを判定し、判定結果が否である
場合は記憶手段の記憶内容を消去する判定手段と、記憶
手段が専用の命令が実行されたことを記憶している場合
にのみクロックを停止させる命令の実行を許可する手段
とを備えている。
【００１５】
【作用】本発明のマイクロコンピュータの第１の発明で
は、専用のレジスタに連続して所定の組み合わせのデー
タが書き込まれた場合にのみ、制御回路から所定の信号
が出力されてクロックを停止させる命令が実行される。
は、専用のレジスタに連続して所定の組み合わせのデー
タが書き込まれた場合にのみ、制御回路から所定の信号
が出力されてクロックを停止させる命令が実行される。
【００１６】本発明のマイクロコンピュータの第２の発
明では、専用の命令に引き続いてクロックを停止させる
命令の実行が指示された場合にのみ、クロックを停止さ
せる命令が実際に実行され。
明では、専用の命令に引き続いてクロックを停止させる
命令の実行が指示された場合にのみ、クロックを停止さ
せる命令が実際に実行され。
【００１７】
【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。
いて詳述する。
【００１８】〔実施例１〕図１は本発明のマイクロコン
ピュータの第１の実施例の STP命令及び WIT命令の実行
を制御するための要部の構成例を示すブロック図であ
る。
ピュータの第１の実施例の STP命令及び WIT命令の実行
を制御するための要部の構成例を示すブロック図であ
る。
【００１９】図１において、参照符号51はメモリであ
り、 STP命令及び WIT命令を含む８ビットの種々の命令
のコードを記憶している。参照符号52はデコーダであ
り、メモリ51から所定の手順で読み出された命令のコー
ドをデコードする。このデコーダ52が上述の STP命令ま
たは WIT命令をデコードした場合、それぞれに応じた特
定の信号を有意にする。具体的には、 WIT命令がデコー
ドされた場合は WIT命令有効信号WITVが有意 (”Ｈ”レ
ベル) になり、 STP命令がデコードされた場合は STP命
令有効信号STPVが有意になる。
り、 STP命令及び WIT命令を含む８ビットの種々の命令
のコードを記憶している。参照符号52はデコーダであ
り、メモリ51から所定の手順で読み出された命令のコー
ドをデコードする。このデコーダ52が上述の STP命令ま
たは WIT命令をデコードした場合、それぞれに応じた特
定の信号を有意にする。具体的には、 WIT命令がデコー
ドされた場合は WIT命令有効信号WITVが有意 (”Ｈ”レ
ベル) になり、 STP命令がデコードされた場合は STP命
令有効信号STPVが有意になる。
【００２０】参照符号11及び12はいずれも２入力の AND
回路である。 AND回路11の一方の入力端子には上述のデ
コーダ52が WIT命令をデコードした場合に有意になる W
IT命令有効信号WITVが、他方の入力端子には後述する S
TP/WIT命令有効／無効制御回路60の出力信号がそれぞれ
与えられている。また、 AND回路12の一方の入力端子に
は上述のデコーダ52が STP命令をデコードした場合に有
意になる STP命令有効信号STPVが、他方の入力端子には
STP/WIT命令有効／無効制御回路60の出力信号がそれぞ
れ与えられている。
回路である。 AND回路11の一方の入力端子には上述のデ
コーダ52が WIT命令をデコードした場合に有意になる W
IT命令有効信号WITVが、他方の入力端子には後述する S
TP/WIT命令有効／無効制御回路60の出力信号がそれぞれ
与えられている。また、 AND回路12の一方の入力端子に
は上述のデコーダ52が STP命令をデコードした場合に有
意になる STP命令有効信号STPVが、他方の入力端子には
STP/WIT命令有効／無効制御回路60の出力信号がそれぞ
れ与えられている。
【００２１】参照符号53は WIT命令実行回路であり、 A
ND回路11の出力信号が与えられている。また、参照符号
54は STP命令実行回路であり、 AND回路12の出力が与え
られている。両命令実行回路53, 54はたとえばフリップ
フロップで構成されており、通常はリセット信号(RST)
または割込み信号(INT) が一方の入力端子に与えられる
ことにより出力信号が無意な状態 (”Ｈ”レベル) にな
っているが、それぞれの他方の入力端子に AND回路11ま
たは AND回路12から有意な信号 (”Ｈ”レベル) が与え
られた場合にはそれぞれの出力信号は有意な状態 (”
Ｌ”レベル) になる。
ND回路11の出力信号が与えられている。また、参照符号
54は STP命令実行回路であり、 AND回路12の出力が与え
られている。両命令実行回路53, 54はたとえばフリップ
フロップで構成されており、通常はリセット信号(RST)
または割込み信号(INT) が一方の入力端子に与えられる
ことにより出力信号が無意な状態 (”Ｈ”レベル) にな
っているが、それぞれの他方の入力端子に AND回路11ま
たは AND回路12から有意な信号 (”Ｈ”レベル) が与え
られた場合にはそれぞれの出力信号は有意な状態 (”
Ｌ”レベル) になる。
【００２２】参照符号55は２入力の AND回路であり、一
方の入力端子には WIT命令実行回路53の出力信号が、他
方の入力端子には AND回路56の出力信号がそれぞれ与え
られている。 AND回路56も２入力であり、その一方の入
力端子には STP命令実行回路56の出力信号が、他方の入
力端子には外部クロック入力端子Xin から入力される外
部クロックがそれぞれ与えられている。
方の入力端子には WIT命令実行回路53の出力信号が、他
方の入力端子には AND回路56の出力信号がそれぞれ与え
られている。 AND回路56も２入力であり、その一方の入
力端子には STP命令実行回路56の出力信号が、他方の入
力端子には外部クロック入力端子Xin から入力される外
部クロックがそれぞれ与えられている。
【００２３】参照符号60は前述の如く STP/WIT命令有効
／無効制御回路であり、リセット信号RST と、レジスタ
61から出力されるデータ信号DATA及びアドレスデコード
信号ADDDEC/#ADDDECが与えられている。なお、レジスタ
61には図示されていないCPUから出力されるデータ信号D
ATA及びアドレス信号ADD が与えられており、アドレス
信号ADD が与えられている間にデータ信号DATAとして与
えられた信号が書込まれる。なお、詳細は後述するが、
このレジスタ61にCPU が書き込む連続した２データのそ
れぞれが所定の値である場合にのみ STP/WIT命令有効／
無効制御回路60の出力信号が有効になって ANDゲート1
1, 12に与えられることにより、 STP命令及び WIT命令
が有効になる。
／無効制御回路であり、リセット信号RST と、レジスタ
61から出力されるデータ信号DATA及びアドレスデコード
信号ADDDEC/#ADDDECが与えられている。なお、レジスタ
61には図示されていないCPUから出力されるデータ信号D
ATA及びアドレス信号ADD が与えられており、アドレス
信号ADD が与えられている間にデータ信号DATAとして与
えられた信号が書込まれる。なお、詳細は後述するが、
このレジスタ61にCPU が書き込む連続した２データのそ
れぞれが所定の値である場合にのみ STP/WIT命令有効／
無効制御回路60の出力信号が有効になって ANDゲート1
1, 12に与えられることにより、 STP命令及び WIT命令
が有効になる。
【００２４】ところで、上述の本発明のマイクロコンピ
ュータの第１の実施例の要部の構成が前述の図４に示さ
れている従来例の構成と異なる点は、 STP/WIT命令有効
／無効制御回路60及びレジスタ61が新たに備えられてい
ること、それに伴って両命令実行回路53, 54に STP/WIT
命令有効／無効制御回路60の出力信号とデコーダ52の出
力信号との論理積信号を与えるための AND回路11, 12が
備えられている点である。
ュータの第１の実施例の要部の構成が前述の図４に示さ
れている従来例の構成と異なる点は、 STP/WIT命令有効
／無効制御回路60及びレジスタ61が新たに備えられてい
ること、それに伴って両命令実行回路53, 54に STP/WIT
命令有効／無効制御回路60の出力信号とデコーダ52の出
力信号との論理積信号を与えるための AND回路11, 12が
備えられている点である。
【００２５】図２は STP/WIT命令有効／無効制御回路60
の具体的な構成例を示す論理回路図である。なお、 STP
命令及び WIT命令が有効となるような書き込みデータの
組み合わせ及びその回路は種々具体化可能であるが、こ
こでは一例として”１”，”０”の順、即ち”Ｈ”レベ
ルの後に”Ｌ”レベルが連続して書き込まれた場合にの
み有効となる回路が示されている。
の具体的な構成例を示す論理回路図である。なお、 STP
命令及び WIT命令が有効となるような書き込みデータの
組み合わせ及びその回路は種々具体化可能であるが、こ
こでは一例として”１”，”０”の順、即ち”Ｈ”レベ
ルの後に”Ｌ”レベルが連続して書き込まれた場合にの
み有効となる回路が示されている。
【００２６】図２において、参照符号３は２入力 NOR回
路を二つ使用したフリップフロップを、４は２入力NAND
回路を二つ使用したフリップフロップを、５は３入力NA
ND回路を、６及び７は２入力NAND回路を、８は２入力NA
ND回路と３入力NAND回路とを使用したフリップフロップ
を、９はインバータ回路をそれぞれ示している。
路を二つ使用したフリップフロップを、４は２入力NAND
回路を二つ使用したフリップフロップを、５は３入力NA
ND回路を、６及び７は２入力NAND回路を、８は２入力NA
ND回路と３入力NAND回路とを使用したフリップフロップ
を、９はインバータ回路をそれぞれ示している。
【００２７】また、ADDDECはレジスタ61に割り当てられ
たアドレスがアクセスされた場合に”Ｈ”レベルにな
り、アクセスされていない場合に”Ｌ”レベルになるア
ドレスデコード信号を、＃ADDDECはアドレスデコード信
号ADDDECの反転信号（以下、反転アドレスデコード信号
という）をそれぞれ示している。
たアドレスがアクセスされた場合に”Ｈ”レベルにな
り、アクセスされていない場合に”Ｌ”レベルになるア
ドレスデコード信号を、＃ADDDECはアドレスデコード信
号ADDDECの反転信号（以下、反転アドレスデコード信号
という）をそれぞれ示している。
【００２８】DATAは上述のレジスタ61に書き込まれたデ
ータの信号を示している。また、 RSTはリセット信号で
あり、”Ｈ”レベルである場合にはマイクロコンピュー
タは動作せず、”Ｌ”レベルになるとマイクロコンピュ
ータはリセット解除状態になって動作を開始する。
ータの信号を示している。また、 RSTはリセット信号で
あり、”Ｈ”レベルである場合にはマイクロコンピュー
タは動作せず、”Ｌ”レベルになるとマイクロコンピュ
ータはリセット解除状態になって動作を開始する。
【００２９】以下、図２に示されている各構成要素につ
いて説明する。フリップフロップ３はレジスタ61が連続
的にアクセスされているか否か、換言すればレジスタ61
に連続してデータが書き込まれたか否かの判定回路とし
て機能する。フリップフロップ３には、その一方の入力
端子にアドレスデコード信号ADDDECが、他方の入力端子
に反転アドレスデコード信号＃ADDDECがそれぞれ入力さ
れている。
いて説明する。フリップフロップ３はレジスタ61が連続
的にアクセスされているか否か、換言すればレジスタ61
に連続してデータが書き込まれたか否かの判定回路とし
て機能する。フリップフロップ３には、その一方の入力
端子にアドレスデコード信号ADDDECが、他方の入力端子
に反転アドレスデコード信号＃ADDDECがそれぞれ入力さ
れている。
【００３０】従って、アドレスデコード信号ADDDECが”
Ｈ”レベルになると（同時に反転アドレスデコード信号
＃ADDDECが”Ｌ”レベルになる）、即ちレジスタ61のア
クセスが開始されると、フリップフロップ３は出力端子
から”Ｌ”レベルの信号Ａを出力する。逆に、アドレス
デコード信号ADDDECが”Ｌ”レベルになると（同時に反
転アドレスデコード信号＃ADDDECが”Ｈ”レベルにな
る）、即ちレジスタ61のアクセスが終了すると、フリッ
プフロップ３は出力端子から”Ｈ”レベルの出力信号Ａ
を出力する。
Ｈ”レベルになると（同時に反転アドレスデコード信号
＃ADDDECが”Ｌ”レベルになる）、即ちレジスタ61のア
クセスが開始されると、フリップフロップ３は出力端子
から”Ｌ”レベルの信号Ａを出力する。逆に、アドレス
デコード信号ADDDECが”Ｌ”レベルになると（同時に反
転アドレスデコード信号＃ADDDECが”Ｈ”レベルにな
る）、即ちレジスタ61のアクセスが終了すると、フリッ
プフロップ３は出力端子から”Ｈ”レベルの出力信号Ａ
を出力する。
【００３１】フリップフロップ４及びNAND回路５は第１
回目の書き込みデータの判定回路として機能する。NAND
回路５には、アドレスデコード信号ADDDECと、フリップ
フロップ３の出力信号Ａをインバータ21で反転した信号
と、レジスタ61からのデータ信号DATAとが入力されてい
る。そして、NAND回路５は全ての入力信号がいずれも”
Ｈ”レベルである場合にのみ”Ｌ”レベルの信号を出力
する。従って、NAND回路５は、レジスタ61がアクセスさ
れている間にレジスタ61に書き込まれているデータが”
１” (”Ｈ”レベル) であることを検出して”Ｌ”レベ
ルの信号を出力する。
回目の書き込みデータの判定回路として機能する。NAND
回路５には、アドレスデコード信号ADDDECと、フリップ
フロップ３の出力信号Ａをインバータ21で反転した信号
と、レジスタ61からのデータ信号DATAとが入力されてい
る。そして、NAND回路５は全ての入力信号がいずれも”
Ｈ”レベルである場合にのみ”Ｌ”レベルの信号を出力
する。従って、NAND回路５は、レジスタ61がアクセスさ
れている間にレジスタ61に書き込まれているデータが”
１” (”Ｈ”レベル) であることを検出して”Ｌ”レベ
ルの信号を出力する。
【００３２】フリップフロップ４はNAND回路５の判定結
果を保持する機能を有する。フリップフロップ４の一方
の入力端子にはNAND回路５の出力信号が、他方の入力端
子にはフリップフロップ３の出力信号Ａをインバータ21
で反転した信号がそれぞれ入力されている。従って、フ
リップフロップ４は、レジスタ61がアクセスされている
状態で且つレジスタ61に書き込まれているデータが”
１”であれば”Ｈ”レベルの信号Ｂを出力する。そし
て、このフリップフロップ４が”Ｈ”レベルの信号Ｂを
出力している状態は、レジスタ61に対するアクセスが停
止されるか、またはレジスタ61に新たにデータとして”
０”が書き込まれるまで継続する。
果を保持する機能を有する。フリップフロップ４の一方
の入力端子にはNAND回路５の出力信号が、他方の入力端
子にはフリップフロップ３の出力信号Ａをインバータ21
で反転した信号がそれぞれ入力されている。従って、フ
リップフロップ４は、レジスタ61がアクセスされている
状態で且つレジスタ61に書き込まれているデータが”
１”であれば”Ｈ”レベルの信号Ｂを出力する。そし
て、このフリップフロップ４が”Ｈ”レベルの信号Ｂを
出力している状態は、レジスタ61に対するアクセスが停
止されるか、またはレジスタ61に新たにデータとして”
０”が書き込まれるまで継続する。
【００３３】NAND回路６，NAND回路７及びフリップフロ
ップ８は第２回目の書き込みデータの判定回路として機
能する。NAND回路６の一方の入力端子にはフリップフロ
ップ４の出力信号Ｂが、他方の入力端子にはレジスタ61
に書き込まれているデータの信号DATAがそれぞれ入力さ
れている。NAND回路７の一方の入力端子にはレジスタ61
に書き込まれているデータの信号DATAがインバータ22で
反転されて、他方の入力端子にはフリップフロップ４の
出力信号Ｂがそれぞれ入力されている。フリップフロッ
プ８の一方の入力端子にはNAND回路７の出力信号Ｄが、
他方の入力端子にはNAND回路６の出力信号Ｃがそれぞれ
入力されており、更にリセット信号RSTがインバータ９
で反転されて入力されている。
ップ８は第２回目の書き込みデータの判定回路として機
能する。NAND回路６の一方の入力端子にはフリップフロ
ップ４の出力信号Ｂが、他方の入力端子にはレジスタ61
に書き込まれているデータの信号DATAがそれぞれ入力さ
れている。NAND回路７の一方の入力端子にはレジスタ61
に書き込まれているデータの信号DATAがインバータ22で
反転されて、他方の入力端子にはフリップフロップ４の
出力信号Ｂがそれぞれ入力されている。フリップフロッ
プ８の一方の入力端子にはNAND回路７の出力信号Ｄが、
他方の入力端子にはNAND回路６の出力信号Ｃがそれぞれ
入力されており、更にリセット信号RSTがインバータ９
で反転されて入力されている。
【００３４】従って、NAND回路７はフリップフロップ４
の出力信号Ｂが”Ｈ”レベルであり且つデータ信号DATA
が”Ｌ”レベルである場合にのみ”Ｌ”レベルの信号Ｄ
を出力する。換言すれば、NAND回路７は、レジスタ61が
アクセスされていて且つレジスタ61に”０”のデータが
書き込まれた場合に”Ｌ”レベルの信号Ｄを出力する。
の出力信号Ｂが”Ｈ”レベルであり且つデータ信号DATA
が”Ｌ”レベルである場合にのみ”Ｌ”レベルの信号Ｄ
を出力する。換言すれば、NAND回路７は、レジスタ61が
アクセスされていて且つレジスタ61に”０”のデータが
書き込まれた場合に”Ｌ”レベルの信号Ｄを出力する。
【００３５】また、NAND回路６は両入力信号が共に”
Ｈ”レベルである場合にのみ”Ｌ”レベルの信号Ｃを出
力する。換言すれば、NAND回路６は、レジスタ61がアク
セスされていて且つレジスタ61に”１”のデータが書き
込まれた場合に”Ｌ”レベルの信号Ｃを出力する。
Ｈ”レベルである場合にのみ”Ｌ”レベルの信号Ｃを出
力する。換言すれば、NAND回路６は、レジスタ61がアク
セスされていて且つレジスタ61に”１”のデータが書き
込まれた場合に”Ｌ”レベルの信号Ｃを出力する。
【００３６】フリップフロップ８はNAND回路７の出力信
号ＤまたはNAND回路６の出力信号Ｃを記憶する機能を有
する。フリップフロップ８の一方の入力端子にはNAND回
路７の出力信号Ｄが、他方の入力端子にはNAND回路６の
出力信号Ｃがそれぞれ入力されている。従って、フリッ
プフロップ８は、NAND回路７の出力信号Ｄが”Ｈ”レベ
ルから”Ｌ”レベルに変換すると”Ｈ”レベルの信号Ｅ
を出力し、NAND回路６の出力信号Ｃが”Ｈ”レベルか
ら”Ｌ”レベルに変換すると”Ｌ”レベルの信号Ｅを出
力する。また、フリップフロップ８は、リセット信号RS
T が”Ｌ”レベルから”Ｈ”レベルになるとインバータ
９で反転された”Ｌ”レベルの信号が入力されるの
で、”Ｌ”レベルの信号Ｅを出力さする。
号ＤまたはNAND回路６の出力信号Ｃを記憶する機能を有
する。フリップフロップ８の一方の入力端子にはNAND回
路７の出力信号Ｄが、他方の入力端子にはNAND回路６の
出力信号Ｃがそれぞれ入力されている。従って、フリッ
プフロップ８は、NAND回路７の出力信号Ｄが”Ｈ”レベ
ルから”Ｌ”レベルに変換すると”Ｈ”レベルの信号Ｅ
を出力し、NAND回路６の出力信号Ｃが”Ｈ”レベルか
ら”Ｌ”レベルに変換すると”Ｌ”レベルの信号Ｅを出
力する。また、フリップフロップ８は、リセット信号RS
T が”Ｌ”レベルから”Ｈ”レベルになるとインバータ
９で反転された”Ｌ”レベルの信号が入力されるの
で、”Ｌ”レベルの信号Ｅを出力さする。
【００３７】STP/WIT命令有効／無効制御回路60は上述
のように構成されており、最終的にはフリップフロップ
８からの出力信号Ｅが ANDゲート11及び12に与えられ
る。 ANDゲート11においては、 STP/WIT命令有効／無効
制御回路60のフリップフロップ８の出力信号Ｅが有
意（”Ｈ”レベル）であり且つデコーダ52から与えられ
ている信号が有意であれば(WIT命令がデコーダ52でデコ
ードされた場合) 、 WIT命令実行回路53に有意（”Ｈ”
レベル）の信号を出力する。これにより、 WIT命令実行
回路53は”Ｌ”レベルの信号を AND回路55に出力するの
で、内部クロックφが生成されない状態となってマイク
ロコンピュータはウェイト状態になる。
のように構成されており、最終的にはフリップフロップ
８からの出力信号Ｅが ANDゲート11及び12に与えられ
る。 ANDゲート11においては、 STP/WIT命令有効／無効
制御回路60のフリップフロップ８の出力信号Ｅが有
意（”Ｈ”レベル）であり且つデコーダ52から与えられ
ている信号が有意であれば(WIT命令がデコーダ52でデコ
ードされた場合) 、 WIT命令実行回路53に有意（”Ｈ”
レベル）の信号を出力する。これにより、 WIT命令実行
回路53は”Ｌ”レベルの信号を AND回路55に出力するの
で、内部クロックφが生成されない状態となってマイク
ロコンピュータはウェイト状態になる。
【００３８】また、 ANDゲート12においては、 STP/WIT
命令有効／無効制御回路60のフリップフロップ８の出力
信号Ｅが有意（”Ｈ”レベル）であり且つデコーダ52か
ら与えられている信号が有意であれば(STP命令がデコー
ダ52でデコードされた場合)、 STP命令実行回路54に有
意（”Ｈ”レベル）の信号を出力する。これにより、ST
P命令実行回路54は”Ｌ”レベルの信号を AND回路56に
出力するので、外部クロックが入力されない状態となっ
てマイクロコンピュータはストップ状態になる。
命令有効／無効制御回路60のフリップフロップ８の出力
信号Ｅが有意（”Ｈ”レベル）であり且つデコーダ52か
ら与えられている信号が有意であれば(STP命令がデコー
ダ52でデコードされた場合)、 STP命令実行回路54に有
意（”Ｈ”レベル）の信号を出力する。これにより、ST
P命令実行回路54は”Ｌ”レベルの信号を AND回路56に
出力するので、外部クロックが入力されない状態となっ
てマイクロコンピュータはストップ状態になる。
【００３９】次に、本発明のマイクロコンピュータの第
１の実施例の STP命令及び WIT命令を実行するための要
部の構成例の全体の動作について説明する。まず、フリ
ップフロップ８の出力信号Ｅが”Ｌ”レベルであるとし
て、図示されていないCPU がレジスタ61をアクセスして
データ”１”を書き込んだとする。
１の実施例の STP命令及び WIT命令を実行するための要
部の構成例の全体の動作について説明する。まず、フリ
ップフロップ８の出力信号Ｅが”Ｌ”レベルであるとし
て、図示されていないCPU がレジスタ61をアクセスして
データ”１”を書き込んだとする。
【００４０】この場合、レジスタ61がアクセスされてデ
ータとして”１”が書込まれるので、アドレスデコード
信号ADDDECは”Ｈ”レベルに、反転アドレスデコード信
号＃ADDDECは”Ｌ”レベルに、データ信号DATAは”Ｈ”
レベルにそれぞれなる。これにより、フリップフロップ
３の出力信号Ａは”Ｌ”レベルになり、インバータ21で
反転されてNAND回路５及びフリップフロップ４へ出力さ
れる。これにより、フリップフロップ４の両入力端子へ
の入力信号は、インバータ21からは”Ｈ”レベルに、NA
ND回路５からは”Ｌ”レベルになるので、フリップフロ
ップ４の出力信号Ｂは”Ｈ”レベルになる。
ータとして”１”が書込まれるので、アドレスデコード
信号ADDDECは”Ｈ”レベルに、反転アドレスデコード信
号＃ADDDECは”Ｌ”レベルに、データ信号DATAは”Ｈ”
レベルにそれぞれなる。これにより、フリップフロップ
３の出力信号Ａは”Ｌ”レベルになり、インバータ21で
反転されてNAND回路５及びフリップフロップ４へ出力さ
れる。これにより、フリップフロップ４の両入力端子へ
の入力信号は、インバータ21からは”Ｈ”レベルに、NA
ND回路５からは”Ｌ”レベルになるので、フリップフロ
ップ４の出力信号Ｂは”Ｈ”レベルになる。
【００４１】この時点では、NAND回路７の両入力端子に
は、”Ｈ”レベルであるフリップフロップ４の出力信号
Ｂと、レジスタ61に書き込まれたデータ”１”がインバ
ータ22で反転された”Ｌ”レベルの信号とが入力される
ため、その出力信号Ｄは”Ｈ”レベルになっている。ま
た、NAND回路６の両入力端子には、”Ｈ”レベルである
フリップフロップ４の出力信号Ｂと、レジスタ61に書き
込まれたデータ”１”がそのまま出力された”Ｈ”レベ
ルとが入力されるため、その出力信号Ｃは”Ｌ”レベル
になっている。このため、フリップフロップ８の出力信
号、即ち STP/WIT命令有効／無効制御回路60の出力信号
は”Ｌ”レベルになっている。
は、”Ｈ”レベルであるフリップフロップ４の出力信号
Ｂと、レジスタ61に書き込まれたデータ”１”がインバ
ータ22で反転された”Ｌ”レベルの信号とが入力される
ため、その出力信号Ｄは”Ｈ”レベルになっている。ま
た、NAND回路６の両入力端子には、”Ｈ”レベルである
フリップフロップ４の出力信号Ｂと、レジスタ61に書き
込まれたデータ”１”がそのまま出力された”Ｈ”レベ
ルとが入力されるため、その出力信号Ｃは”Ｌ”レベル
になっている。このため、フリップフロップ８の出力信
号、即ち STP/WIT命令有効／無効制御回路60の出力信号
は”Ｌ”レベルになっている。
【００４２】STP/WIT命令有効／無効制御回路60の出力
信号が”Ｌ”レベルであれば、両 ANDゲート11, 12か
ら”Ｈ”レベルの信号が出力されることはないので、た
とえ誤って STP命令または WIT命令がデコーダ52でデコ
ードされても、 STP命令またはWIT命令が実行されるこ
とはない。
信号が”Ｌ”レベルであれば、両 ANDゲート11, 12か
ら”Ｈ”レベルの信号が出力されることはないので、た
とえ誤って STP命令または WIT命令がデコーダ52でデコ
ードされても、 STP命令またはWIT命令が実行されるこ
とはない。
【００４３】ところでこの状態において、図示されてい
ないCPU がレジスタ61にデータ”０”を書き込むと、即
ちレジスタ61にデータ”１”に引き続いて”０”が書き
込まれると、NAND回路５への入力信号の一つであるデー
タ信号DATAが”Ｌ”レベルになる。このため、フリップ
フロップ４の一方の入力端子への入力信号であるNAND回
路５の出力信号が”Ｈ”レベルになるが、フリップフロ
ップ４の他方の入力端子への入力信号であるインバータ
21の出力信号 (フリップフロップ３の出力信号Ａの反転
信号）は変化しないため、フリップフロップ４の出力信
号Ｂは”Ｈ”レベルを維持する。また同時に、データ信
号DATAはインバータ22で反転されてNAND回路７の一方の
入力端子与えられるので、NAND回路７の両入力信号は共
に”Ｈ”レベルになる。従って、NAND回路７の出力信号
Ｄは”Ｌ”レベルになり、これによりフリップフロップ
８の出力信号Ｅが”Ｈ”レベルに変化する。
ないCPU がレジスタ61にデータ”０”を書き込むと、即
ちレジスタ61にデータ”１”に引き続いて”０”が書き
込まれると、NAND回路５への入力信号の一つであるデー
タ信号DATAが”Ｌ”レベルになる。このため、フリップ
フロップ４の一方の入力端子への入力信号であるNAND回
路５の出力信号が”Ｈ”レベルになるが、フリップフロ
ップ４の他方の入力端子への入力信号であるインバータ
21の出力信号 (フリップフロップ３の出力信号Ａの反転
信号）は変化しないため、フリップフロップ４の出力信
号Ｂは”Ｈ”レベルを維持する。また同時に、データ信
号DATAはインバータ22で反転されてNAND回路７の一方の
入力端子与えられるので、NAND回路７の両入力信号は共
に”Ｈ”レベルになる。従って、NAND回路７の出力信号
Ｄは”Ｌ”レベルになり、これによりフリップフロップ
８の出力信号Ｅが”Ｈ”レベルに変化する。
【００４４】このようにして、レジスタ61にデータ”
１”が書き込まれた後に引き続いてデータ”０”が書き
込まれるとフリップフロップ８の出力信号Ｅ、即ち STP
/WIT命令有効／無効制御回路60の出力信号が”Ｈ”レベ
ルに変化するので、この時点でSTP命令または WIT命令
の実行が指示されてその命令コードがデコーダ52でデコ
ードされれば、 ANDゲート11または12の出力信号が”
Ｈ”レベルになって STP命令または WIT命令が実行され
る。
１”が書き込まれた後に引き続いてデータ”０”が書き
込まれるとフリップフロップ８の出力信号Ｅ、即ち STP
/WIT命令有効／無効制御回路60の出力信号が”Ｈ”レベ
ルに変化するので、この時点でSTP命令または WIT命令
の実行が指示されてその命令コードがデコーダ52でデコ
ードされれば、 ANDゲート11または12の出力信号が”
Ｈ”レベルになって STP命令または WIT命令が実行され
る。
【００４５】なお、レジスタ61に最初にデータ”１”が
書き込まれ、続いて次にデータ”０”ではなしに”１”
が書き込まれた場合には以下にように動作する。レジス
タ61に最初にデータ”１”が書き込まれることにより、
上述の如く、フリップフロップ４の出力信号Ｂは”Ｈ”
レベルになる。この状態からレジスタ61にデータ”１”
が書き込まれると、”Ｈ”レベルのデータ信号DATAがNA
ND回路６の他方の入力端子に、またインバータ22で反転
されてNAND回路７の一方の入力端子にそれぞれ入力され
る。
書き込まれ、続いて次にデータ”０”ではなしに”１”
が書き込まれた場合には以下にように動作する。レジス
タ61に最初にデータ”１”が書き込まれることにより、
上述の如く、フリップフロップ４の出力信号Ｂは”Ｈ”
レベルになる。この状態からレジスタ61にデータ”１”
が書き込まれると、”Ｈ”レベルのデータ信号DATAがNA
ND回路６の他方の入力端子に、またインバータ22で反転
されてNAND回路７の一方の入力端子にそれぞれ入力され
る。
【００４６】これにより、NAND回路６の出力信号Ｃは”
Ｌ”レベルに、NAND回路７の出力信号Ｄは”Ｈ”レベル
にそれぞれなるので、フリップフロップ８の出力信号
Ｅ、即ち STP/WIT命令有効／無効制御回路60の出力信号
は”Ｌ”レベルになる。従って、 ANDゲート11, 12の出
力信号が”Ｈ”レベルになることはないため、たとえ誤
って STP命令または WIT命令がデコーダ52でデコードさ
れても、 STP命令またはWIT命令が実行されることはな
い。
Ｌ”レベルに、NAND回路７の出力信号Ｄは”Ｈ”レベル
にそれぞれなるので、フリップフロップ８の出力信号
Ｅ、即ち STP/WIT命令有効／無効制御回路60の出力信号
は”Ｌ”レベルになる。従って、 ANDゲート11, 12の出
力信号が”Ｈ”レベルになることはないため、たとえ誤
って STP命令または WIT命令がデコーダ52でデコードさ
れても、 STP命令またはWIT命令が実行されることはな
い。
【００４７】次に、レジスタ61に最初にデータとして”
０”が書き込まれた場合について説明する。この場合、
レジスタ61がアクセスされることは従前と同様であるの
で、フリップフロップ３の出力信号Ａは”Ｌ”レベルに
なる。一方、NAND回路５には”Ｌ”レベルのデータ信号
DATAが入力されるため、その出力信号は”Ｈ”レベルに
なる。従って、フリップフロップ４の両入力端子への入
力信号はいずれも”Ｈ”レベルになるため、フリップフ
ロップ４の出力信号Ｂはそれまでのレベルを維持する。
このため、フリップフロップ８の出力信号Ｅもそれまで
のレベルを維持する。この状態において、レジスタ61に
引き続いてデータ”１”が書き込まれた場合は前述のよ
うに動作し、”０”が書き込まれた場合はそれまでの状
態が維持される。
０”が書き込まれた場合について説明する。この場合、
レジスタ61がアクセスされることは従前と同様であるの
で、フリップフロップ３の出力信号Ａは”Ｌ”レベルに
なる。一方、NAND回路５には”Ｌ”レベルのデータ信号
DATAが入力されるため、その出力信号は”Ｈ”レベルに
なる。従って、フリップフロップ４の両入力端子への入
力信号はいずれも”Ｈ”レベルになるため、フリップフ
ロップ４の出力信号Ｂはそれまでのレベルを維持する。
このため、フリップフロップ８の出力信号Ｅもそれまで
のレベルを維持する。この状態において、レジスタ61に
引き続いてデータ”１”が書き込まれた場合は前述のよ
うに動作し、”０”が書き込まれた場合はそれまでの状
態が維持される。
【００４８】以上のように、本発明のマイクロコンピュ
ータの第１の実施例では、レジスタ61にデータ”１”
と”０”とをこの順で連続的に書き込んだ場合にのみ、
STP命令または WIT命令の実行が可能になる。
ータの第１の実施例では、レジスタ61にデータ”１”
と”０”とをこの順で連続的に書き込んだ場合にのみ、
STP命令または WIT命令の実行が可能になる。
【００４９】〔実施例２〕図３は本発明のマイクロコン
ピュータの第２の実施例の STP命令及び WIT命令の実行
を制御するための要部の構成例を示すブロック図であ
る。
ピュータの第２の実施例の STP命令及び WIT命令の実行
を制御するための要部の構成例を示すブロック図であ
る。
【００５０】図３において、参照符号51はメモリであ
り、 STP命令及び WIT命令を含む８ビットの種々の命令
のコードを記憶している。参照符号52はデコーダであ
り、メモリ51から所定の手順で読み出された命令のコー
ドをデコードする。このデコーダ52が上述の STP命令ま
たは WIT命令をデコードした場合、それぞれに応じた特
定の信号を有意にする。具体的には、 WIT命令がデコー
ドされた場合は WIT命令有効信号WITVが有意 (”Ｈ”レ
ベル) になり、 STP命令がデコードされた場合は STP命
令有効信号STPVが有意になる。
り、 STP命令及び WIT命令を含む８ビットの種々の命令
のコードを記憶している。参照符号52はデコーダであ
り、メモリ51から所定の手順で読み出された命令のコー
ドをデコードする。このデコーダ52が上述の STP命令ま
たは WIT命令をデコードした場合、それぞれに応じた特
定の信号を有意にする。具体的には、 WIT命令がデコー
ドされた場合は WIT命令有効信号WITVが有意 (”Ｈ”レ
ベル) になり、 STP命令がデコードされた場合は STP命
令有効信号STPVが有意になる。
【００５１】参照符号11及び12はいずれも２入力の AND
回路である。 AND回路11の一方の入力端子には上述のデ
コーダ52が WIT命令をデコードした場合に有意になる W
IT命令有効信号WITVが、他方の入力端子には後述するセ
ット／リセットフリップフロップ（以下、SRフリップフ
ロップという)71 の出力端子Ｑからの出力信号がそれぞ
れ与えられている。また、 AND回路12の一方の入力端子
には上述のデコーダ52が STP命令をデコードした場合に
有意になる STP命令有効信号STPVが、他方の入力端子に
はSRフリップフロップ71の出力端子Ｑからの出力信号が
それぞれ与えられている。
回路である。 AND回路11の一方の入力端子には上述のデ
コーダ52が WIT命令をデコードした場合に有意になる W
IT命令有効信号WITVが、他方の入力端子には後述するセ
ット／リセットフリップフロップ（以下、SRフリップフ
ロップという)71 の出力端子Ｑからの出力信号がそれぞ
れ与えられている。また、 AND回路12の一方の入力端子
には上述のデコーダ52が STP命令をデコードした場合に
有意になる STP命令有効信号STPVが、他方の入力端子に
はSRフリップフロップ71の出力端子Ｑからの出力信号が
それぞれ与えられている。
【００５２】参照符号53は WIT命令実行回路であり、 A
ND回路11の出力信号が与えられている。また、参照符号
54は STP命令実行回路であり、 AND回路12の出力が与え
られている。両命令実行回路53, 54はたとえばフリップ
フロップで構成されており、通常はリセット信号(RST)
または割込み信号(INT) が一方の入力端子に与えられる
ことにより出力信号が無意な状態 (”Ｈ”レベル) にな
っているが、それぞれの他方の入力端子に AND回路11ま
たは AND回路12から有意な信号 (”Ｈ”レベル) が与え
られた場合にはそれぞれの出力信号は有意な状態 (”
Ｌ”レベル) になる。
ND回路11の出力信号が与えられている。また、参照符号
54は STP命令実行回路であり、 AND回路12の出力が与え
られている。両命令実行回路53, 54はたとえばフリップ
フロップで構成されており、通常はリセット信号(RST)
または割込み信号(INT) が一方の入力端子に与えられる
ことにより出力信号が無意な状態 (”Ｈ”レベル) にな
っているが、それぞれの他方の入力端子に AND回路11ま
たは AND回路12から有意な信号 (”Ｈ”レベル) が与え
られた場合にはそれぞれの出力信号は有意な状態 (”
Ｌ”レベル) になる。
【００５３】参照符号55は２入力の AND回路であり、一
方の入力端子には WIT命令実行回路53の出力信号が、他
方の入力端子には AND回路56の出力信号がそれぞれ与え
られている。 AND回路56も２入力であり、その一方の入
力端子には STP命令実行回路54の出力信号が、他方の入
力端子には外部クロック入力端子Xin から入力される外
部クロックがそれぞれ与えられている。
方の入力端子には WIT命令実行回路53の出力信号が、他
方の入力端子には AND回路56の出力信号がそれぞれ与え
られている。 AND回路56も２入力であり、その一方の入
力端子には STP命令実行回路54の出力信号が、他方の入
力端子には外部クロック入力端子Xin から入力される外
部クロックがそれぞれ与えられている。
【００５４】参照符号70は６入力のNAND回路70であり、
メモリ51からデコーダ52へ出力される８ビットの各命令
コードの上位６ビットが入力される。このNAND回路70の
出力信号はSRフリップフロップ71のリセット端子Ｒに与
えられている。
メモリ51からデコーダ52へ出力される８ビットの各命令
コードの上位６ビットが入力される。このNAND回路70の
出力信号はSRフリップフロップ71のリセット端子Ｒに与
えられている。
【００５５】SRフリップフロップ71のリセット端子Ｒに
は上述のNAND回路70の出力信号が、セット端子Ｓにはデ
コーダ52が本第２の実施例に特有な STP/WIT命令有効／
無効制御命令をデコードした場合に有意になる STP/WIT
命令有効信号STP/WITVがそれぞれ与えられている。ま
た、SRフリップフロップ71の出力端子Ｑからの出力信号
は前述の如く ANDゲート11, 12に与えられている。
は上述のNAND回路70の出力信号が、セット端子Ｓにはデ
コーダ52が本第２の実施例に特有な STP/WIT命令有効／
無効制御命令をデコードした場合に有意になる STP/WIT
命令有効信号STP/WITVがそれぞれ与えられている。ま
た、SRフリップフロップ71の出力端子Ｑからの出力信号
は前述の如く ANDゲート11, 12に与えられている。
【００５６】ところで、上述の本発明のマイクロコンピ
ュータの第２の実施例の要部の構成が前述の図１に示さ
れている第１の実施例の構成と異なる点は、 STP/WIT命
令有効／無効制御回路60及びレジスタ61に代えて、NAND
回路70及びSRフリップフロップ71が備えられていること
である。また、本第２の実施例では特有な命令としてST
P/WIT命令有効／無効制御命令の実行が可能であり、他
の各種の命令と同様に８ビットの命令コードが割り当て
られてメモリ51に予め格納されている。
ュータの第２の実施例の要部の構成が前述の図１に示さ
れている第１の実施例の構成と異なる点は、 STP/WIT命
令有効／無効制御回路60及びレジスタ61に代えて、NAND
回路70及びSRフリップフロップ71が備えられていること
である。また、本第２の実施例では特有な命令としてST
P/WIT命令有効／無効制御命令の実行が可能であり、他
の各種の命令と同様に８ビットの命令コードが割り当て
られてメモリ51に予め格納されている。
【００５７】ここで、本第２の実施例の STP命令及び W
IT命令と STP/WIT命令有効／無効制御命令の命令コード
について説明する。基本的には、これらの３命令は８ビ
ットの命令コードの内の上位６ビットが共通であればよ
い。本第２の実施例では一例として、 STP命令の命令コ
ードを16進表示で”FF” (２進表示で”1111 1111 ”)
とし、 WIT命令の命令コードを16進表示で”FE” (２進
表示で”1111 1110 ”) とし、 STP/WIT命令有効／無効
制御命令の命令コードを16進表示で”FD” (２進表示
で”1111 1101 ”) とする。なお、16進表示で”FC”
(２進表示で”11111100 ”) の命令コードは本第２の実
施例では使用しないものとする。
IT命令と STP/WIT命令有効／無効制御命令の命令コード
について説明する。基本的には、これらの３命令は８ビ
ットの命令コードの内の上位６ビットが共通であればよ
い。本第２の実施例では一例として、 STP命令の命令コ
ードを16進表示で”FF” (２進表示で”1111 1111 ”)
とし、 WIT命令の命令コードを16進表示で”FE” (２進
表示で”1111 1110 ”) とし、 STP/WIT命令有効／無効
制御命令の命令コードを16進表示で”FD” (２進表示
で”1111 1101 ”) とする。なお、16進表示で”FC”
(２進表示で”11111100 ”) の命令コードは本第２の実
施例では使用しないものとする。
【００５８】次に、図３に示されている本発明のマイク
ロコンピュータの第２の実施例の動作について、以下に
説明する。
ロコンピュータの第２の実施例の動作について、以下に
説明する。
【００５９】本第２の実施例では、 STP命令または WIT
命令が実行される場合にはそれに先立って STP/WIT命令
有効／無効制御命令が実行される必要がある。換言すれ
ば、STP/WIT命令有効／無効制御命令が実行されること
無しに STP命令または WIT命令のみの実行が指示された
場合には STP命令または WIT命令は実行されない。
命令が実行される場合にはそれに先立って STP/WIT命令
有効／無効制御命令が実行される必要がある。換言すれ
ば、STP/WIT命令有効／無効制御命令が実行されること
無しに STP命令または WIT命令のみの実行が指示された
場合には STP命令または WIT命令は実行されない。
【００６０】まず、 STP命令または WIT命令あるいは S
TP/WIT命令有効／無効制御命令以外の命令、換言すれば
命令コードの上位６ビットが”111111”でない命令の実
行が指示された場合には以下のように動作する。
TP/WIT命令有効／無効制御命令以外の命令、換言すれば
命令コードの上位６ビットが”111111”でない命令の実
行が指示された場合には以下のように動作する。
【００６１】メモリ51から読み出された命令コードはデ
コーダ52に与えられると共に、その内の上位６ビットが
NAND回路70に与えられる。この場合、NAND回路70の出力
信号は”Ｈ”レベルになる。SRフリップフロップ71のリ
セット端子ＲにはNAND回路70の出力信号が与えられてい
るので、SRフリップフロップ71はリセット状態となって
出力端子Ｑからは”Ｌ”レベルの信号が出力される。こ
のSRフリップフロップ71の出力信号は ANDゲート11, 12
に入力されるため、 ANDゲート11, 12は”Ｈ”レベルの
信号を出力することはない。従ってこの状態において
は、 STP命令または WIT命令の実行が指示された場合は
勿論、誤ってデコーダ52に STP命令またはWIT命令の命
令コードが入力された場合、更に誤って WIT命令有効信
号WITV, STP命令有効信号STPVが有意になったような場
合にも、 STP命令または WIT命令が実行されることはな
い。
コーダ52に与えられると共に、その内の上位６ビットが
NAND回路70に与えられる。この場合、NAND回路70の出力
信号は”Ｈ”レベルになる。SRフリップフロップ71のリ
セット端子ＲにはNAND回路70の出力信号が与えられてい
るので、SRフリップフロップ71はリセット状態となって
出力端子Ｑからは”Ｌ”レベルの信号が出力される。こ
のSRフリップフロップ71の出力信号は ANDゲート11, 12
に入力されるため、 ANDゲート11, 12は”Ｈ”レベルの
信号を出力することはない。従ってこの状態において
は、 STP命令または WIT命令の実行が指示された場合は
勿論、誤ってデコーダ52に STP命令またはWIT命令の命
令コードが入力された場合、更に誤って WIT命令有効信
号WITV, STP命令有効信号STPVが有意になったような場
合にも、 STP命令または WIT命令が実行されることはな
い。
【００６２】ところで、 STP/WIT命令有効／無効制御命
令の実行が指示されると、 STP/WIT命令有効／無効制御
命令の命令コード”FD”がメモリ51から出力されてデコ
ーダ52に入力される。この際、 STP/WIT命令有効信号ST
P/WITVの命令コード”FD”の内の上位６ビット”11111
1”がNAND回路70に入力される。このため、NAND回路70
から”Ｌ”レベルの信号が出力されてSRフリップフロッ
プ71のリセット端子Ｒに与えられる。
令の実行が指示されると、 STP/WIT命令有効／無効制御
命令の命令コード”FD”がメモリ51から出力されてデコ
ーダ52に入力される。この際、 STP/WIT命令有効信号ST
P/WITVの命令コード”FD”の内の上位６ビット”11111
1”がNAND回路70に入力される。このため、NAND回路70
から”Ｌ”レベルの信号が出力されてSRフリップフロッ
プ71のリセット端子Ｒに与えられる。
【００６３】一方、デコーダ52は STP/WIT命令有効／無
効制御命令の命令コード”FD”をデコードして STP/WIT
命令有効信号STP/WITVを”Ｈ”レベルにする。この STP
/WIT命令有効信号STP/WITVはSRフリップフロップ71のセ
ット端子Ｓに与えられているので、SRフリップフロップ
71はセット状態になってその出力端子Ｑから”Ｈ”レベ
ルの信号を ANDゲート11, 12へ出力する。
効制御命令の命令コード”FD”をデコードして STP/WIT
命令有効信号STP/WITVを”Ｈ”レベルにする。この STP
/WIT命令有効信号STP/WITVはSRフリップフロップ71のセ
ット端子Ｓに与えられているので、SRフリップフロップ
71はセット状態になってその出力端子Ｑから”Ｈ”レベ
ルの信号を ANDゲート11, 12へ出力する。
【００６４】この状態において、続いて STP命令または
WIT命令、たとえばここでは STP命令の実行が指示され
たとする。この場合、 STP命令の命令コード”FF”がメ
モリ51からデコーダ52へ出力される。この際、 STP命令
の命令コード”FF”の内の上位６ビット”111111”がNA
ND回路70に入力される。このため、NAND回路70からは引
き続いて”Ｌ”レベルの信号が出力されてSRフリップフ
ロップ71のリセット端子Ｒに与えられる。従って、SRフ
リップフロップ71はこの時点ではセット状態に維持され
る。
WIT命令、たとえばここでは STP命令の実行が指示され
たとする。この場合、 STP命令の命令コード”FF”がメ
モリ51からデコーダ52へ出力される。この際、 STP命令
の命令コード”FF”の内の上位６ビット”111111”がNA
ND回路70に入力される。このため、NAND回路70からは引
き続いて”Ｌ”レベルの信号が出力されてSRフリップフ
ロップ71のリセット端子Ｒに与えられる。従って、SRフ
リップフロップ71はこの時点ではセット状態に維持され
る。
【００６５】一方、デコーダ52は STP命令の命令コー
ド”FF”をデコードして STP命令有効信号STPVを”Ｈ”
レベルにする。この場合、 STP/WIT命令有効信号STP/WI
TVは”Ｌ”レベルになるが、SRフリップフロップ71のリ
セット端子Ｒに”Ｈ”レベルの信号が入力されることは
ないので、この時点でもSRフリップフロップ71はセット
状態に維持される。
ド”FF”をデコードして STP命令有効信号STPVを”Ｈ”
レベルにする。この場合、 STP/WIT命令有効信号STP/WI
TVは”Ｌ”レベルになるが、SRフリップフロップ71のリ
セット端子Ｒに”Ｈ”レベルの信号が入力されることは
ないので、この時点でもSRフリップフロップ71はセット
状態に維持される。
【００６６】”Ｈ”レベルの STP命令有効信号STPVは A
NDゲート12の一方の入力端子に与えられるので、 ANDゲ
ート12の出力信号は”Ｈ”レベルになる。この ANDゲー
ト12の出力信号は STP命令実行回路54に与えられている
ので、 STP命令が実行されることになる。
NDゲート12の一方の入力端子に与えられるので、 ANDゲ
ート12の出力信号は”Ｈ”レベルになる。この ANDゲー
ト12の出力信号は STP命令実行回路54に与えられている
ので、 STP命令が実行されることになる。
【００６７】この後、 STP命令, WIT命令あるいは STP
/WIT命令有効／無効制御命令以外の命令、換言すれば命
令コードの上位６ビットが”111111”でない命令が実行
されると、NAND回路70への６ビットの入力信号の内の少
なくとも１ビットが”０”であるため、NAND回路70の出
力信号が”Ｈ”レベルになる。従って、SRフリップフロ
ップ71のリセット端子Ｒに”Ｈ”レベルの信号が与えら
れることになるので、SRフリップフロップ71はリセット
状態となり、その出力端子Ｑからの出力信号は”Ｌ”レ
ベルになる。これにより、 ANDゲート11, 12の出力信号
が”Ｈ”レベルになることはないので、誤って STP命令
または WIT命令の実行が指示された場合、あるいは誤っ
て STP命令有効信号STPVまたは WIT命令有効信号WITV
が”Ｈ”レベルになった場合にも、 STP命令または WIT
命令が実行されることはない。
/WIT命令有効／無効制御命令以外の命令、換言すれば命
令コードの上位６ビットが”111111”でない命令が実行
されると、NAND回路70への６ビットの入力信号の内の少
なくとも１ビットが”０”であるため、NAND回路70の出
力信号が”Ｈ”レベルになる。従って、SRフリップフロ
ップ71のリセット端子Ｒに”Ｈ”レベルの信号が与えら
れることになるので、SRフリップフロップ71はリセット
状態となり、その出力端子Ｑからの出力信号は”Ｌ”レ
ベルになる。これにより、 ANDゲート11, 12の出力信号
が”Ｈ”レベルになることはないので、誤って STP命令
または WIT命令の実行が指示された場合、あるいは誤っ
て STP命令有効信号STPVまたは WIT命令有効信号WITV
が”Ｈ”レベルになった場合にも、 STP命令または WIT
命令が実行されることはない。
【００６８】なお、上述の第２の実施例では、各命令の
命令コードの上位６ビットを判定するために６入力のNA
ND回路を使用しているが、これは STP/WIT命令有効／無
効制御命令， STP命令及び WIT命令の上位６ビットが”
111111”に共通化されているからであり、他のビット配
列である場合にはそれに対応した回路を６入力のNAND回
路に代えて備えればよい。以上のように、本第２の実施
例では、 STP/WIT命令有効／無効制御命令という特有な
命令が実行された直後に STP命令または WIT命令の実行
が指示された場合にのみ、それらの命令が実際に実行さ
れる。
命令コードの上位６ビットを判定するために６入力のNA
ND回路を使用しているが、これは STP/WIT命令有効／無
効制御命令， STP命令及び WIT命令の上位６ビットが”
111111”に共通化されているからであり、他のビット配
列である場合にはそれに対応した回路を６入力のNAND回
路に代えて備えればよい。以上のように、本第２の実施
例では、 STP/WIT命令有効／無効制御命令という特有な
命令が実行された直後に STP命令または WIT命令の実行
が指示された場合にのみ、それらの命令が実際に実行さ
れる。
【００６９】
【発明の効果】以上に詳述したように、本発明のマイク
ロコンピュータの第１の発明によれば、専用のレジスタ
に連続して所定の組み合わせのデータが書き込まれた場
合にのみ、制御回路から所定の信号が出力されてクロッ
クを停止させる命令が実行される。このため、誤ってス
トップ命令あるいはウェイト命令が実行されることはな
くなるので、暴走時にクロックが停止して全く復旧不可
能になってしまうというような事態は回避される。
ロコンピュータの第１の発明によれば、専用のレジスタ
に連続して所定の組み合わせのデータが書き込まれた場
合にのみ、制御回路から所定の信号が出力されてクロッ
クを停止させる命令が実行される。このため、誤ってス
トップ命令あるいはウェイト命令が実行されることはな
くなるので、暴走時にクロックが停止して全く復旧不可
能になってしまうというような事態は回避される。
【００７０】また、リセット信号が与えられた場合に
は、制御回路からの所定の信号の出力が停止されてクロ
ックを停止させる命令の実行も停止されるので、暴走状
態からのリセットによる復帰も容易になる。
は、制御回路からの所定の信号の出力が停止されてクロ
ックを停止させる命令の実行も停止されるので、暴走状
態からのリセットによる復帰も容易になる。
【００７１】また、本発明のマイクロコンピュータの第
２の発明によれば、専用の命令に引き続いてクロックを
停止させる命令の実行が指示された場合にのみ、クロッ
クを停止させる命令が実際に実行される。このため、誤
ってストップ命令あるいはウェイト命令が実行されるこ
とはなくなるので、暴走時にクロックが停止して全く復
旧不可能になってしまうというような事態は回避され
る。
２の発明によれば、専用の命令に引き続いてクロックを
停止させる命令の実行が指示された場合にのみ、クロッ
クを停止させる命令が実際に実行される。このため、誤
ってストップ命令あるいはウェイト命令が実行されるこ
とはなくなるので、暴走時にクロックが停止して全く復
旧不可能になってしまうというような事態は回避され
る。
【図１】 本発明のマイクロコンピュータの第１の実施
例の STP命令及び WIT命令の実行を制御するための要部
の構成例を示すブロック図である。
例の STP命令及び WIT命令の実行を制御するための要部
の構成例を示すブロック図である。
【図２】 図１に示されている STP/WIT命令有効／無効
制御回路の具体的な構成例を示す論理回路図である。
制御回路の具体的な構成例を示す論理回路図である。
【図３】 本発明のマイクロコンピュータの第２の実施
例の STP命令及び WIT命令の実行を制御するための要部
の構成例を示すブロック図である。
例の STP命令及び WIT命令の実行を制御するための要部
の構成例を示すブロック図である。
【図４】 従来のマイクロコンピュータの STP命令及び
WIT命令を実行するための要部の構成例を示すブロック
図であり
WIT命令を実行するための要部の構成例を示すブロック
図であり
３ フリップフロップ、４ フリップフロップ、５ NA
ND回路、６ NAND回路、７ NAND回路、８ フリップフ
ロップ、11 AND回路、12 AND回路、53 WIT命令実
行回路、54 STP命令実行回路、60 STP/WIT命令有効
／無効制御回路、61 レジスタ、70 NAND回路、71 SR
フリップフロップ。
ND回路、６ NAND回路、７ NAND回路、８ フリップフ
ロップ、11 AND回路、12 AND回路、53 WIT命令実
行回路、54 STP命令実行回路、60 STP/WIT命令有効
／無効制御回路、61 レジスタ、70 NAND回路、71 SR
フリップフロップ。
【手続補正書】
【提出日】平成７年５月１１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】参照符号55は２入力の ANDゲートであり、
一方の入力端子には WIT命令実行回路53の出力信号が、
他方の入力端子には ANDゲート56の出力信号がそれぞれ
与えられている。 ANDゲート56も２入力であり、その一
方の入力端子には STP命令実行回路54の出力信号が、他
方の入力端子には外部クロック入力端子Xin から入力さ
れる外部クロックがそれぞれ与えられている。
一方の入力端子には WIT命令実行回路53の出力信号が、
他方の入力端子には ANDゲート56の出力信号がそれぞれ
与えられている。 ANDゲート56も２入力であり、その一
方の入力端子には STP命令実行回路54の出力信号が、他
方の入力端子には外部クロック入力端子Xin から入力さ
れる外部クロックがそれぞれ与えられている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】本発明のマイクロコンピュータの第２の発
明では、専用の命令に引き続いてクロックを停止させる
命令の実行が指示された場合にのみ、クロックを停止さ
せる命令が実際に実行される。
明では、専用の命令に引き続いてクロックを停止させる
命令の実行が指示された場合にのみ、クロックを停止さ
せる命令が実際に実行される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】参照符号53は WIT命令実行回路であり、 A
ND回路11の出力信号が与えられている。また、参照符号
54は STP命令実行回路であり、 AND回路12の出力信号が
与えられている。両命令実行回路53, 54はたとえばフリ
ップフロップで構成されており、通常はリセット信号(R
ST) または割込み信号(INT) が一方の入力端子に与えら
れることにより出力信号が無意な状態 (”Ｈ”レベル)
になっているが、それぞれの他方の入力端子に AND回路
11または AND回路12から有意な信号 (”Ｈ”レベル) が
与えられた場合にはそれぞれの出力信号は有意な状態
(”Ｌ”レベル)になる。
ND回路11の出力信号が与えられている。また、参照符号
54は STP命令実行回路であり、 AND回路12の出力信号が
与えられている。両命令実行回路53, 54はたとえばフリ
ップフロップで構成されており、通常はリセット信号(R
ST) または割込み信号(INT) が一方の入力端子に与えら
れることにより出力信号が無意な状態 (”Ｈ”レベル)
になっているが、それぞれの他方の入力端子に AND回路
11または AND回路12から有意な信号 (”Ｈ”レベル) が
与えられた場合にはそれぞれの出力信号は有意な状態
(”Ｌ”レベル)になる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】参照符号55は２入力の AND回路であり、一
方の入力端子には WIT命令実行回路53の出力信号が、他
方の入力端子には AND回路56の出力信号がそれぞれ与え
られている。 AND回路56も２入力であり、その一方の入
力端子には STP命令実行回路54の出力信号が、他方の入
力端子には外部クロック入力端子Xin から入力される外
部クロックがそれぞれ与えられている。
方の入力端子には WIT命令実行回路53の出力信号が、他
方の入力端子には AND回路56の出力信号がそれぞれ与え
られている。 AND回路56も２入力であり、その一方の入
力端子には STP命令実行回路54の出力信号が、他方の入
力端子には外部クロック入力端子Xin から入力される外
部クロックがそれぞれ与えられている。
Claims (5)
- 【請求項１】 動作基準となるクロックの外部からの入
力を停止させる第１の命令を実行する第１の命令実行回
路と、外部から入力された前記クロックの内部への供給
を停止する第２の命令を実行する第２の命令実行回路と
を備えたマイクロコンピュータにおいて、 レジスタと、 前記レジスタに連続してデータが書き込まれ、且つ各デ
ータの値が所定の組み合わせであることを検出した場合
に所定の信号を出力する制御回路と、 前記制御回路が前記所定の信号を出力している場合にの
み前記第１の命令実行回路に前記第１の命令の実行を許
可する手段と、 前記制御回路が前記所定の信号を出力している場合にの
み前記第２の命令実行回路に前記第２の命令の実行を許
可する手段とを備えたことを特徴とするマイクロコンピ
ュータ。 - 【請求項２】 前記制御回路は、 前記レジスタにデータの書き込みが行なわれていること
を検出する第１の手段と、 前記第１の手段がデータの書き込みが行なわれているこ
とを検出している間に、前記レジスタに順次書き込まれ
た各データの値が所定の組み合わせであることを検出す
る第２の手段とを備えたことを特徴とする請求項１に記
載のマイクロコンピュータ。 - 【請求項３】 前記制御回路は、前記所定の信号を出力
している間にリセット信号が与えられた場合には、前記
所定の信号の出力を停止させる手段を備えたことを特徴
とする請求項１に記載のマイクロコンピュータ。 - 【請求項４】 動作基準となるクロックの外部からの入
力を停止させる第１の命令を実行する第１の命令実行回
路と、外部から入力された前記クロックの内部への供給
を停止する第２の命令を実行する第２の命令実行回路と
を備えたマイクロコンピュータにおいて、 第３の命令が実行されたことを記憶する記憶手段と、 前記第３の命令に引き続いて実行が指示された命令が前
記第１または第２の命令であるか否かを判定し、判定結
果が否である場合は前記記憶手段の記憶内容を消去する
判定手段と、 前記記憶手段が前記第３の命令が実行されたことを記憶
している場合にのみ前記第１の命令実行回路に前記第１
の命令の実行を許可する手段と、 前記記憶手段が前記第３の命令が実行されたことを記憶
している場合にのみ前記第２の命令実行回路に前記第２
の命令の実行を許可する手段とを備えたことを特徴とす
るマイクロコンピュータ。 - 【請求項５】 前記第１，第２及び第３の命令は、他の
全ての命令コードとは一致しない共通のビット列を有す
るように構成されており、 前記判定手段は、実行が指示された命令のビット列中に
前記共通のビット列とは異なるビット列が存在する場合
に前記記憶手段の記憶内容を消去するように構成されて
いることを特徴とする請求項４に記載のマイクロコンピ
ュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169564A JPH0836499A (ja) | 1994-07-21 | 1994-07-21 | マイクロコンピュータ |
| US08/455,245 US5687311A (en) | 1994-07-21 | 1995-05-31 | Microcomputer with detection of predetermined data for enabling execution of instructions for stopping supply of clock |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6169564A JPH0836499A (ja) | 1994-07-21 | 1994-07-21 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0836499A true JPH0836499A (ja) | 1996-02-06 |
Family
ID=15888810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6169564A Pending JPH0836499A (ja) | 1994-07-21 | 1994-07-21 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5687311A (ja) |
| JP (1) | JPH0836499A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678832B1 (en) | 1998-10-29 | 2004-01-13 | Matsushita Electric Industrial Co., Ltd. | Memory controller for controlling an integrated memory undergoing logical state transitions |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6948098B2 (en) * | 2001-03-30 | 2005-09-20 | Cirrus Logic, Inc. | Circuits and methods for debugging an embedded processor and systems using the same |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2173326B (en) * | 1985-03-18 | 1989-06-21 | Nitsuko Ltd | Data transmission system |
| JPH05224966A (ja) * | 1991-12-10 | 1993-09-03 | Mitsubishi Electric Corp | 命令誤動作防止方式 |
| US5369771A (en) * | 1991-12-23 | 1994-11-29 | Dell U.S.A., L.P. | Computer with transparent power-saving manipulation of CPU clock |
| JP2842750B2 (ja) * | 1992-04-07 | 1999-01-06 | 三菱電機株式会社 | Ｉｃカード |
| US5336939A (en) * | 1992-05-08 | 1994-08-09 | Cyrix Corporation | Stable internal clock generation for an integrated circuit |
| US5473767A (en) * | 1992-11-03 | 1995-12-05 | Intel Corporation | Method and apparatus for asynchronously stopping the clock in a processor |
| US5546568A (en) * | 1993-12-29 | 1996-08-13 | Intel Corporation | CPU clock control unit |
-
1994
- 1994-07-21 JP JP6169564A patent/JPH0836499A/ja active Pending
-
1995
- 1995-05-31 US US08/455,245 patent/US5687311A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678832B1 (en) | 1998-10-29 | 2004-01-13 | Matsushita Electric Industrial Co., Ltd. | Memory controller for controlling an integrated memory undergoing logical state transitions |
Also Published As
| Publication number | Publication date |
|---|---|
| US5687311A (en) | 1997-11-11 |
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