JPH03167651A - バス制御方式 - Google Patents

バス制御方式

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Publication number
JPH03167651A
JPH03167651A JP31014789A JP31014789A JPH03167651A JP H03167651 A JPH03167651 A JP H03167651A JP 31014789 A JP31014789 A JP 31014789A JP 31014789 A JP31014789 A JP 31014789A JP H03167651 A JPH03167651 A JP H03167651A
Authority
JP
Japan
Prior art keywords
bus
memory
cpu
selector
bus control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP31014789A
Other languages
English (en)
Inventor
Katsuya Uruma
漆間　克也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niigata Fuji Xerox Manufacturing Co Ltd
Original Assignee
Niigata Fuji Xerox Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Niigata Fuji Xerox Manufacturing Co Ltd filed Critical Niigata Fuji Xerox Manufacturing Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業−Ｌの利用分野〕 本発明はバス制御方式に関する。
〔従来の技術〕
従来のバス制御方式について図面を参照して詳細に説明
する。
第２図は従来の一例を示すブロック図である。
第２図に示すバス制御方式は、ＣＰＵＬまたはＣＰＵ２
がメモリ６をアクセスする場合、セレクタ４によってバ
ス７またはバス８のどちらか一方がメモリ６に接続され
、接続されたバスに接続されているＣＰＵがアクセス可
能となっていた。
また、メモリ５へのアクセスは、ＣＰＵＩのみが可能と
なっていた。
〔発明が解決しようとする課題〕
上述した従来のバス制御方式はニメモリが一つのバスに
のみ接続されているので、前記バスとは別のバスに接続
されているＣＰＵから前記メモリへのアクセスができな
いという欠点があった。
〔課題を解決するための手段〕
本発明のバス制御方式は、第ｔのバスに接続された第１
のＣＰＵおよび第１のメモリと第２のバスに接続された
第２のＣＰＵおよび第２のメモリと前記第ｌと第２のバ
スに接続されたセレクタとを備えるバス制御方式におい
て、前記第１と第２のＣＰＵから前記第１と第２のメモ
リへアクセスする手段とを含んで構或される。
〔実施例〕
次に、本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。
第ｌ図に示すバス制御方式は、バス７に接続されるＣＰ
Ｕ　１と、バス８に接続されるＣＰＵ２と、バス７とバ
ス８を切換るセレクタ３，４と、セレクタ３を介してバ
ス７またはバス８に接続されるメモリ５と、セレクタ４
を介してバス７またはバス８に接続されるメモリ６とを
含んで構成される。
ＣＰＵＩがメモリ５をアクセスする場合、セレクタ３を
バス７ｙｓへ切換ることにより、アクセス可能となる。
ＣＰＵ２がメモリ５またはメモリ６をアクセスする場合
も同様に、セレクタ３またはセレクタ４をバス８側へ切
換ることにより、アクセス可能となる。
〔発明の効果〕
本発明のバス制御方式は、メモリをセレクタを介して２
つのバスに接続させることにより、２つのバスにそれぞ
れ接続されているＣＰＵからのメモリアクセスが可能と
なるという効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例を示すブロック図、第２図は
従来の一例を示すブロック図である。 １，２・・・・・・ＣＰＵ、３，４・・・・−・セレク
タ、５，６・・・・・・メモリ、７，８・・・・・・バ
ス。

Claims (1)

    【特許請求の範囲】
  1. 第１のバスに接続された第１のＣＰＵおよび第１のメモ
    リと第２のバスに接続された第２のＣＰＵおよび第２の
    メモリと前記第１と第２のバスに接続されたセレクタと
    を備えるバス制御方式において、前記第１と第２のＣＰ
    Ｕから前記第１と第２のメモリへアクセスする手段を含
    むことを特徴とするバス制御方式。
JP31014789A 1989-11-28 1989-11-28 バス制御方式 Pending JPH03167651A (ja)

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JP31014789A JPH03167651A (ja) 1989-11-28 1989-11-28 バス制御方式

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JPH03167651A true JPH03167651A (ja) 1991-07-19

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ID=18001734

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