JPH04337806A - 数値制御装置 - Google Patents
数値制御装置Info
- Publication number
- JPH04337806A JPH04337806A JP10937591A JP10937591A JPH04337806A JP H04337806 A JPH04337806 A JP H04337806A JP 10937591 A JP10937591 A JP 10937591A JP 10937591 A JP10937591 A JP 10937591A JP H04337806 A JPH04337806 A JP H04337806A
- Authority
- JP
- Japan
- Prior art keywords
- error
- cpu
- bus
- error processing
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Numerical Control (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は数値制御装置、特にエラ
ー発生時にはエラー内容の表示等のエラー処理を行なう
マルチバスマスタ構成の数値制御装置に関する。
ー発生時にはエラー内容の表示等のエラー処理を行なう
マルチバスマスタ構成の数値制御装置に関する。
【０００２】
【従来の技術】図５は従来のこの種の数値制御装置の構
成を示すブロック図であり、図５において、バスマスタ
となるＣＰＵ１１ ，ＣＰＵ１２ はそれぞれエラー発
生信号バス５とアドレス・データバス７に接続されてい
る。 モータ等の外部機器（図示せず）を制御する外部機器イ
ンターフェイス（以下、外部機器ＩＦと略称する）３は
アドレス・データバス７に接続され、表示装置（図示せ
ず）を制御する表示装置インターフェイス（以下、表示
装置ＩＦと略称する）４はアドレス・データバス７に接
続されている。
成を示すブロック図であり、図５において、バスマスタ
となるＣＰＵ１１ ，ＣＰＵ１２ はそれぞれエラー発
生信号バス５とアドレス・データバス７に接続されてい
る。 モータ等の外部機器（図示せず）を制御する外部機器イ
ンターフェイス（以下、外部機器ＩＦと略称する）３は
アドレス・データバス７に接続され、表示装置（図示せ
ず）を制御する表示装置インターフェイス（以下、表示
装置ＩＦと略称する）４はアドレス・データバス７に接
続されている。
【０００３】上記の構成において、エラー発生時、エラ
ー発生信号バス５を通じてＣＰＵ１１ ，ＣＰＵ１２
にエラー発生信号が伝達される。ここで、エラー発生信
号を伝達されたＣＰＵ１１ ，ＣＰＵ１２の内、特定の
ＣＰＵ（例えばＣＰＵ１１ ）のみがアドレス・データ
バス７を介して、表示装置ＩＦ４に対してエラー表示処
理の指示を行うものである。
ー発生信号バス５を通じてＣＰＵ１１ ，ＣＰＵ１２
にエラー発生信号が伝達される。ここで、エラー発生信
号を伝達されたＣＰＵ１１ ，ＣＰＵ１２の内、特定の
ＣＰＵ（例えばＣＰＵ１１ ）のみがアドレス・データ
バス７を介して、表示装置ＩＦ４に対してエラー表示処
理の指示を行うものである。
【０００４】
【発明が解決しようとする課題】ところが、従来の数値
制御装置では、エラー表示処理の指示を特定のＣＰＵで
のみ行うため、この特定のＣＰＵ自体がエラー発生時に
動作停止していた場合、エラー表示処理が一切行なわれ
ないという課題があった。
制御装置では、エラー表示処理の指示を特定のＣＰＵで
のみ行うため、この特定のＣＰＵ自体がエラー発生時に
動作停止していた場合、エラー表示処理が一切行なわれ
ないという課題があった。
【０００５】この発明は上記のような従来の課題を解消
するためになされたもので、エラー発生時には必ずエラ
ー内容の表示等のエラー表示処理を行なわせることので
きる数値制御装置を提供することを目的とする。
するためになされたもので、エラー発生時には必ずエラ
ー内容の表示等のエラー表示処理を行なわせることので
きる数値制御装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る数値制御
装置は、エラー発生信号バスとエラー処理中信号バスお
よびアドレス・データバスに接続されエラー処理をする
ことが可能なバスマスタとなる複数のＣＰＵと、前記ア
ドレス・データバスに接続され外部機器を制御する外部
機器インターフェイスと、前記アドレス・データバスに
接続され表示装置を制御する表示装置インターフェイス
と、前記エラー発生信号バスと前記エラー処理中信号バ
スに接続されエラー発生信号の入力でタイマを動作させ
該タイマの動作完了後にＣＰＵに割り込みを発生させる
前記各ＣＰＵ毎に設けたエラー処理ＣＰＵ決定手段とを
備えたものである。
装置は、エラー発生信号バスとエラー処理中信号バスお
よびアドレス・データバスに接続されエラー処理をする
ことが可能なバスマスタとなる複数のＣＰＵと、前記ア
ドレス・データバスに接続され外部機器を制御する外部
機器インターフェイスと、前記アドレス・データバスに
接続され表示装置を制御する表示装置インターフェイス
と、前記エラー発生信号バスと前記エラー処理中信号バ
スに接続されエラー発生信号の入力でタイマを動作させ
該タイマの動作完了後にＣＰＵに割り込みを発生させる
前記各ＣＰＵ毎に設けたエラー処理ＣＰＵ決定手段とを
備えたものである。
【０００７】
【作用】この発明における数値制御装置は、エラー処理
をすることが可能なＣＰＵを複数有し、各ＣＰＵに対し
てエラー処理ＣＰＵ決定手段を設けたことにより、エラ
ー発生時、エラー処理ＣＰＵ決定手段によりエラー処理
が決定されたＣＰＵは他のＣＰＵがエラー処理をしてい
ない場合には、エラー発生信号により動作するタイマの
動作完了後、エラー処理を開始した旨をエラー処理中信
号バスを介して他のＣＰＵに伝達することにより、常に
適切なエラー処理が達成される。
をすることが可能なＣＰＵを複数有し、各ＣＰＵに対し
てエラー処理ＣＰＵ決定手段を設けたことにより、エラ
ー発生時、エラー処理ＣＰＵ決定手段によりエラー処理
が決定されたＣＰＵは他のＣＰＵがエラー処理をしてい
ない場合には、エラー発生信号により動作するタイマの
動作完了後、エラー処理を開始した旨をエラー処理中信
号バスを介して他のＣＰＵに伝達することにより、常に
適切なエラー処理が達成される。
【０００８】
【実施例】以下、図面に基づいてこの発明の実施例につ
いて詳細に説明する。図１はこの発明に係る数値制御装
置の構成を示すブロック図であり、前記図３と同一部分
に同一符号を付して重複説明を省略する。図１において
、バスマスタとなるＣＰＵ１１ ，ＣＰＵ１２ はそれ
ぞれエラー発生信号バス５とエラー処理中信号バス６お
よびアドレス・データバス７に接続されている。エラー
処理ＣＰＵ決定手段２１ ・２２ はエラー発生信号バ
ス５、エラー処理中信号バス６とＣＰＵ１１ ，ＣＰＵ
１２ とに接続されている。
いて詳細に説明する。図１はこの発明に係る数値制御装
置の構成を示すブロック図であり、前記図３と同一部分
に同一符号を付して重複説明を省略する。図１において
、バスマスタとなるＣＰＵ１１ ，ＣＰＵ１２ はそれ
ぞれエラー発生信号バス５とエラー処理中信号バス６お
よびアドレス・データバス７に接続されている。エラー
処理ＣＰＵ決定手段２１ ・２２ はエラー発生信号バ
ス５、エラー処理中信号バス６とＣＰＵ１１ ，ＣＰＵ
１２ とに接続されている。
【０００９】上記エラー発生信号バス５は、数値制御装
置内でエラー発生時にその旨を伝達する信号で、このエ
ラー発生信号がオンとなることで、上記エラー処理ＣＰ
Ｕ決定手段２１ ・２２ は夫々エラーの発生を検出す
る。 また、上記エラー処理中信号６は、現在上記ＣＰＵ１１
，ＣＰＵ１２ のうち、いずれか１つがエラー処理を
しているときにオンとなる。
置内でエラー発生時にその旨を伝達する信号で、このエ
ラー発生信号がオンとなることで、上記エラー処理ＣＰ
Ｕ決定手段２１ ・２２ は夫々エラーの発生を検出す
る。 また、上記エラー処理中信号６は、現在上記ＣＰＵ１１
，ＣＰＵ１２ のうち、いずれか１つがエラー処理を
しているときにオンとなる。
【００１０】図２は上記ＣＰＵ１１ （ＣＰＵ１２ も
同様）の構成を示すブロック図であり、エラー処理ＣＰ
Ｕ決定手段２１ から割り込み信号を受けるＣＰＵ１１
、このＣＰＵ１１の指示出力により上記エラー処理中信
号バス６にエラー処理中信号を出力するエラー処理中信
号発生回路１２、エラー発生信号バス５に接続されバス
開放要求信号を出力するエラー検出回路１３、上記バス
開放要求信号を入力とする上記ＣＰＵ１１とアドレス・
データバス７に接続されたバスインターフェイス１４か
ら構成されている。
同様）の構成を示すブロック図であり、エラー処理ＣＰ
Ｕ決定手段２１ から割り込み信号を受けるＣＰＵ１１
、このＣＰＵ１１の指示出力により上記エラー処理中信
号バス６にエラー処理中信号を出力するエラー処理中信
号発生回路１２、エラー発生信号バス５に接続されバス
開放要求信号を出力するエラー検出回路１３、上記バス
開放要求信号を入力とする上記ＣＰＵ１１とアドレス・
データバス７に接続されたバスインターフェイス１４か
ら構成されている。
【００１１】図３は上記エラー処理ＣＰＵ決定手段２１
（エラー処理ＣＰＵ決定手段２２ も同様）の構成を
示すブロック図であり、タイマ設定回路２１、エラー発
生信号バス５とエラー処理中信号６に接続され割り込み
信号を出力するタイマ２２から構成されている。
（エラー処理ＣＰＵ決定手段２２ も同様）の構成を
示すブロック図であり、タイマ設定回路２１、エラー発
生信号バス５とエラー処理中信号６に接続され割り込み
信号を出力するタイマ２２から構成されている。
【００１２】以下、図４のフローチャートを参照してエ
ラー発生時のＣＰＵ１１ の動作を説明する。いま、エ
ラー処理ＣＰＵ決定手段２１ 内のタイマ２２の設定値
は、エラー処理ＣＰＵ決定手段２２ のタイマ（図示せ
ず）の設定値よりも小さな値が設定されている場合を考
える。 この場合は、エラー発生により、エラー発生信号バス５
のオン後、エラー処理ＣＰＵ決定手段２１ のタイマ２
２の方がエラー処理ＣＰＵ決定手段２２ のタイマより
速く動作を完了する。
ラー発生時のＣＰＵ１１ の動作を説明する。いま、エ
ラー処理ＣＰＵ決定手段２１ 内のタイマ２２の設定値
は、エラー処理ＣＰＵ決定手段２２ のタイマ（図示せ
ず）の設定値よりも小さな値が設定されている場合を考
える。 この場合は、エラー発生により、エラー発生信号バス５
のオン後、エラー処理ＣＰＵ決定手段２１ のタイマ２
２の方がエラー処理ＣＰＵ決定手段２２ のタイマより
速く動作を完了する。
【００１３】従って、エラー発生でエラー発生信号バス
５がオンし、エラー処理ＣＰＵ決定手段２１ ・２２
内のタイマ２２が動作し始めるが、エラー処理ＣＰＵ決
定手段２１ 内のタイマ２２がエラー処理ＣＰＵ決定手
段２２ 内のタイマより速く動作完了し、この動作完了
後ＣＰＵ１に対して割り込みを発生させる（ステップＳ
Ｔ４−１）。このため、ＣＰＵ１は割り込み処理内で最
初にエラー処理中信号バス６をオンし（ステップＳＴ４
−２）、他のエラー処理ＣＰＵ決定手段内のタイマの動
作を停止させ、引続いてエラー処理を行なう（ステップ
ＳＴ４−３）。
５がオンし、エラー処理ＣＰＵ決定手段２１ ・２２
内のタイマ２２が動作し始めるが、エラー処理ＣＰＵ決
定手段２１ 内のタイマ２２がエラー処理ＣＰＵ決定手
段２２ 内のタイマより速く動作完了し、この動作完了
後ＣＰＵ１に対して割り込みを発生させる（ステップＳ
Ｔ４−１）。このため、ＣＰＵ１は割り込み処理内で最
初にエラー処理中信号バス６をオンし（ステップＳＴ４
−２）、他のエラー処理ＣＰＵ決定手段内のタイマの動
作を停止させ、引続いてエラー処理を行なう（ステップ
ＳＴ４−３）。
【００１４】一方、エラー処理ＣＰＵ決定手段２２ は
上記のようにタイマが動作停止されており、ＣＰＵ２に
対して割り込みを発生させることはない。この場合、若
しＣＰＵ１１ を動作停止させていると、ＣＰＵ１１
によってエラー処理中信号バス６がオンされることがな
いので、エラー処理ＣＰＵ決定手段２２ からタイマの
動作完了後にＣＰＵ１２ に割り込みを発生して上記と
同一の動作を行なうものである。なお、エラー発生要因
がバスマスタにあるＣＰＵ内にある場合には、ＣＰＵ内
のエラー検出回路１３により、バスインターフェイス１
４を介してＣＰＵ１１にバスの解放要求信号を出し、こ
のＣＰＵ１１の指示出力によりエラー処理中信号発生回
路１２からエラー処理中信号バス６をオンし、エラー処
理を行なうＣＰＵに対してバスの使用権を確保する。
上記のようにタイマが動作停止されており、ＣＰＵ２に
対して割り込みを発生させることはない。この場合、若
しＣＰＵ１１ を動作停止させていると、ＣＰＵ１１
によってエラー処理中信号バス６がオンされることがな
いので、エラー処理ＣＰＵ決定手段２２ からタイマの
動作完了後にＣＰＵ１２ に割り込みを発生して上記と
同一の動作を行なうものである。なお、エラー発生要因
がバスマスタにあるＣＰＵ内にある場合には、ＣＰＵ内
のエラー検出回路１３により、バスインターフェイス１
４を介してＣＰＵ１１にバスの解放要求信号を出し、こ
のＣＰＵ１１の指示出力によりエラー処理中信号発生回
路１２からエラー処理中信号バス６をオンし、エラー処
理を行なうＣＰＵに対してバスの使用権を確保する。
【００１５】
【発明の効果】以上のように、この発明によれば、エラ
ー処理をすることが可能なＣＰＵを複数有し、いずれの
ＣＰＵでエラー処理すべきかを決定するエラー処理ＣＰ
Ｕ決定手段をそれぞれのＣＰＵに設けたもので、通常エ
ラー処理を行なうべきＣＰＵが動作停止等でエラー処理
が行なえない場合でも、他のＣＰＵがエラー処理を必ず
行ない、常に適切なエラー処理が行なわれることになる
という効果がある。
ー処理をすることが可能なＣＰＵを複数有し、いずれの
ＣＰＵでエラー処理すべきかを決定するエラー処理ＣＰ
Ｕ決定手段をそれぞれのＣＰＵに設けたもので、通常エ
ラー処理を行なうべきＣＰＵが動作停止等でエラー処理
が行なえない場合でも、他のＣＰＵがエラー処理を必ず
行ない、常に適切なエラー処理が行なわれることになる
という効果がある。
【図１】この発明の実施例による数値制御装置の構成を
示すブロックである。
示すブロックである。
【図２】ＣＰＵの構成を示すブロック図である。
【図３】エラー処理ＣＰＵ決定手段の構成を示すブロッ
ク図である。
ク図である。
【図４】エラー発生時のＣＰＵの動作を説明するフロー
チャートである。
チャートである。
【図５】従来の数値制御装置の構成を示すブロック図で
ある。
ある。
１１ ，１２ ＣＰＵ
２１ ，２２ エラー処理ＣＰＵ決定手段３ 外
部機器インターフェイス ４ 表示装置インターフェイス ５ エラー発生信号バス ６ エラー処理中信号バス ７ アドレス・データバス ２２ タイマ
部機器インターフェイス ４ 表示装置インターフェイス ５ エラー発生信号バス ６ エラー処理中信号バス ７ アドレス・データバス ２２ タイマ
Claims (1)
- 【請求項１】 エラー発生信号バスとエラー処理中信
号バスおよびアドレス・データバスに接続されエラー処
理をすることが可能なバスマスタとなる複数のＣＰＵと
、前記アドレス・データバスに接続され外部機器を制御
する外部機器インターフェイスと、前記アドレス・デー
タバスに接続され表示装置を制御する表示装置インター
フェイスと、前記エラー発生信号バスと前記エラー処理
中信号バスに接続されエラー発生信号の入力でタイマを
動作させ該タイマの動作完了後にＣＰＵに割り込みを発
生させる前記各ＣＰＵ毎に設けたエラー処理ＣＰＵ決定
手段とを備え、前記ＣＰＵは前記割り込み処理内でエラ
ー処理を開始した旨を前記エラー処理中信号バスを介し
て他のＣＰＵに伝達することを特徴とする数値制御装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10937591A JPH04337806A (ja) | 1991-05-14 | 1991-05-14 | 数値制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10937591A JPH04337806A (ja) | 1991-05-14 | 1991-05-14 | 数値制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337806A true JPH04337806A (ja) | 1992-11-25 |
Family
ID=14508649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10937591A Pending JPH04337806A (ja) | 1991-05-14 | 1991-05-14 | 数値制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337806A (ja) |
-
1991
- 1991-05-14 JP JP10937591A patent/JPH04337806A/ja active Pending
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