JPS63174132A - 割込み制御装置 - Google Patents
割込み制御装置Info
- Publication number
- JPS63174132A JPS63174132A JP635187A JP635187A JPS63174132A JP S63174132 A JPS63174132 A JP S63174132A JP 635187 A JP635187 A JP 635187A JP 635187 A JP635187 A JP 635187A JP S63174132 A JPS63174132 A JP S63174132A
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- JP
- Japan
- Prior art keywords
- interrupt
- vectoring
- signal line
- level
- vector number
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は外部装置からのマイクロプロセッサへの割込み
要求に対応する割込み制御装置に関するものである。
要求に対応する割込み制御装置に関するものである。
割込みアクノリッジ・サイクル中に外部デバイスからベ
クタ番号をフェッチし、その割込みルーチンの先頭アド
レスをフェッチしたベクタ番号をもとに、メモリ上のテ
ーブルから読み出して決定し、マイクロ・プロセッサ（
ＣＰＵ）に対し割込み動作を行う方式がある。
クタ番号をフェッチし、その割込みルーチンの先頭アド
レスをフェッチしたベクタ番号をもとに、メモリ上のテ
ーブルから読み出して決定し、マイクロ・プロセッサ（
ＣＰＵ）に対し割込み動作を行う方式がある。
しかしながら、ベクタ番号を出力する機能を持たないＩ
１０デバイスあるいは割込み発生回路（以後割込み発生
回路も含めてＩ１０デバイスと称する。）の複数に対し
て、特に同一割込みレベルを割り当てる場合、外部にベ
クタ番号を発生させる目的で専用のＲＯＭ等を設けてい
た。
１０デバイスあるいは割込み発生回路（以後割込み発生
回路も含めてＩ１０デバイスと称する。）の複数に対し
て、特に同一割込みレベルを割り当てる場合、外部にベ
クタ番号を発生させる目的で専用のＲＯＭ等を設けてい
た。
このベクタ番号発生ＲＯＭ等からはまさにベクタ番号が
送出されるだけであって、自動ベクタリング（ＣＰＵ内
部で自動的にベクタ番号を発行するもの）と外部ベクタ
リング（ＣＰＵが外部デバイスによって出力されたベク
タ番号をフェッチするもの）で処理するＩ１０デバイス
が特に同一割込みレベルに共存する場合、また同じ外部
ベクタリングを行うＩ１０デバイスでも、ベクタ番号を
出力する機能を有するものと、ベクタ番号発生ＲＯＭ等
に出力させるものとが、特に同一割込みレベルに共存す
る場合、さらに同じベクタリング方式のＩ１０デバイス
でもＣＰＵと同じ基板内に実装されているものと、外部
の基板に実装されているものとが特に同−割込みレベル
に共存する場合といったように複雑な割込み制御を行う
ためには、このベクタ番号を発生させるＲＯＭ以外にＩ
１０デバイスのベクタリング方式を決定するための回路
、あるいはデータ・バスの制御等の回路を更に設け、そ
のシステムに即した割込み制御を行っていた。
送出されるだけであって、自動ベクタリング（ＣＰＵ内
部で自動的にベクタ番号を発行するもの）と外部ベクタ
リング（ＣＰＵが外部デバイスによって出力されたベク
タ番号をフェッチするもの）で処理するＩ１０デバイス
が特に同一割込みレベルに共存する場合、また同じ外部
ベクタリングを行うＩ１０デバイスでも、ベクタ番号を
出力する機能を有するものと、ベクタ番号発生ＲＯＭ等
に出力させるものとが、特に同一割込みレベルに共存す
る場合、さらに同じベクタリング方式のＩ１０デバイス
でもＣＰＵと同じ基板内に実装されているものと、外部
の基板に実装されているものとが特に同−割込みレベル
に共存する場合といったように複雑な割込み制御を行う
ためには、このベクタ番号を発生させるＲＯＭ以外にＩ
１０デバイスのベクタリング方式を決定するための回路
、あるいはデータ・バスの制御等の回路を更に設け、そ
のシステムに即した割込み制御を行っていた。
そのため、割込みを発生するＩ１０デバイスのベクタリ
ング方式等の変更があった場合、割込み制御回路自体を
変更せねばならず、このような構成は割込み制御に対す
る汎用性に乏しかった。
ング方式等の変更があった場合、割込み制御回路自体を
変更せねばならず、このような構成は割込み制御に対す
る汎用性に乏しかった。
本発明は上述従来例の欠点を除去し、上述のような複雑
な割込み制御を汎用性に富む単純な構成の割込み制御回
路によって実現可能にするものである。
な割込み制御を汎用性に富む単純な構成の割込み制御回
路によって実現可能にするものである。
以下、本発明を好ましい実施例に基づいて説明する。
第１図は本発明の実施例の構成図である。
１はＣＰＵ、２はレベルＡに並ぶｉ個のＩ１０デバイス
から入力する割込みに対する優先席順エンコーダ、３は
レベルＢに並ぶｊ個のＩ１０デバイスから入力する割込
みに対する優先席順エンコーダである。４は優先席順エ
ンコーダ２から出力されるところのレベルＡの共通割込
み線、５は割込みレベルＡに並ぶｉ個のＩ１０デバイス
の区別を示すコード信号、６も同様に優先席順エンコー
ダ３から出力されるところのレベルＢの共通割込み線、
７は割込みレベルＢに並ぶｊ個の°Ｉ１０デバイスの区
別を示すコード信号である。
から入力する割込みに対する優先席順エンコーダ、３は
レベルＢに並ぶｊ個のＩ１０デバイスから入力する割込
みに対する優先席順エンコーダである。４は優先席順エ
ンコーダ２から出力されるところのレベルＡの共通割込
み線、５は割込みレベルＡに並ぶｉ個のＩ１０デバイス
の区別を示すコード信号、６も同様に優先席順エンコー
ダ３から出力されるところのレベルＢの共通割込み線、
７は割込みレベルＢに並ぶｊ個の°Ｉ１０デバイスの区
別を示すコード信号である。
８は優先席順エンコーダ、９はラッチ、ｌＯはスリース
テート出力のバッファ、ｌｌはＡＮＤ回路、１２はｉ出
力のデコーダ、１３はｊ出力のデコーダである。
テート出力のバッファ、ｌｌはＡＮＤ回路、１２はｉ出
力のデコーダ、１３はｊ出力のデコーダである。
・１４はすでに所定のアドレス入力に対して、ベクタ番
号、ベクタリングの方法（自動あるいは外部）、ベクタ
番号出力機能の有無、物理的位置（基板内あるいは基板
外）のそれぞれの情報がセットされているＲＯＭである
。ＲＯＭ１４からは信号線１５〜１８が出力され、１５
はＲＯＭ１４から出力されたベクタ番号、１６はベクタ
リングの方式（自動あるいは外部）を表わす信号線、１
７は外部ベクタリングで行う場合そのＩ１０デバイスに
ベクタ番号出力機能が有るのかあるいはＲＯＭ１４に代
わってベクタ番号を送出してもらうのかを表わす信号線
、１８はベクタ番号出力機能が有るＩ１０デバイスの場
合それがＣＰＵ１と同じ基板内にあるのか、それとも基
板外にあるのかを表わす信号線である。
号、ベクタリングの方法（自動あるいは外部）、ベクタ
番号出力機能の有無、物理的位置（基板内あるいは基板
外）のそれぞれの情報がセットされているＲＯＭである
。ＲＯＭ１４からは信号線１５〜１８が出力され、１５
はＲＯＭ１４から出力されたベクタ番号、１６はベクタ
リングの方式（自動あるいは外部）を表わす信号線、１
７は外部ベクタリングで行う場合そのＩ１０デバイスに
ベクタ番号出力機能が有るのかあるいはＲＯＭ１４に代
わってベクタ番号を送出してもらうのかを表わす信号線
、１８はベクタ番号出力機能が有るＩ１０デバイスの場
合それがＣＰＵ１と同じ基板内にあるのか、それとも基
板外にあるのかを表わす信号線である。
１９はＣＰＵ１が現在受は付けた割込みのレベルを表わ
しているアドレス・バスの下位数ビット、２０はＣＰＵ
Ｉの動作を表すファンクション・コードである。２１は
レベル別の割込みアクノリッジの検出およびＲＯＭ１４
からの情報に従ってのバス制御を行うバス制御回路であ
り、２２は回路２１から得られるところのベクタ番号を
出力する機能を有するＩ１０デバイスに対する共通イネ
ーブル信号線、２３はレベル別の割込みアクノリッジ信
号線、２４はＲＯＭ１４から出力されたベクタ番号をデ
ータ・バスに乗せるためのイネーブル線、２５は基板外
のＩ１０デバイスが出力したベクタ番号を基板内のデー
タバスに乗せるためのイネーブル線である。、２６はＣ
ＰＵＩに対し、現在の割込みアクノリッジ・サイクルの
対象となっている割込みを自動ベクタリングで行うこと
を示す信号線、２７はこれに対し外部ベクタリングで行
うことを示す信号線である。
しているアドレス・バスの下位数ビット、２０はＣＰＵ
Ｉの動作を表すファンクション・コードである。２１は
レベル別の割込みアクノリッジの検出およびＲＯＭ１４
からの情報に従ってのバス制御を行うバス制御回路であ
り、２２は回路２１から得られるところのベクタ番号を
出力する機能を有するＩ１０デバイスに対する共通イネ
ーブル信号線、２３はレベル別の割込みアクノリッジ信
号線、２４はＲＯＭ１４から出力されたベクタ番号をデ
ータ・バスに乗せるためのイネーブル線、２５は基板外
のＩ１０デバイスが出力したベクタ番号を基板内のデー
タバスに乗せるためのイネーブル線である。、２６はＣ
ＰＵＩに対し、現在の割込みアクノリッジ・サイクルの
対象となっている割込みを自動ベクタリングで行うこと
を示す信号線、２７はこれに対し外部ベクタリングで行
うことを示す信号線である。
以下、第１図示回路の動作例を説明する。
割込みレベルＡのｉ個のうちひとつのＩ１０デバイスが
割込みを発生したとする。この割込み線は優先席順エン
コーダ２に入力し、エンコーダ２からはレベルＡの共通
割込み線４とともにこのＩ１０デバイスに対するコード
情報５が送出される。レベルＡの共通割込み線４は優先
席順エンコーダ８に入力し、コード化された後ＣＰＵＩ
に与えられる。
割込みを発生したとする。この割込み線は優先席順エン
コーダ２に入力し、エンコーダ２からはレベルＡの共通
割込み線４とともにこのＩ１０デバイスに対するコード
情報５が送出される。レベルＡの共通割込み線４は優先
席順エンコーダ８に入力し、コード化された後ＣＰＵＩ
に与えられる。
エンコーダ８からの出力に基づいてＣＰＵＩでは割込み
処理が可能になるとファンクション・コード２０を通じ
て割込みアクノリッジサイクル中であることを示し、ま
た、アドレス・バスの下位数ビット１９を用いて現在受
は付けたところの割込みレベルを示す。バス制御回路２
１ではこのファンクション・コード２０およびアドレス
争バスの一部１９を用いて割込みレベル別の割込みアク
ノリッジ信号２３を出力する。
処理が可能になるとファンクション・コード２０を通じ
て割込みアクノリッジサイクル中であることを示し、ま
た、アドレス・バスの下位数ビット１９を用いて現在受
は付けたところの割込みレベルを示す。バス制御回路２
１ではこのファンクション・コード２０およびアドレス
争バスの一部１９を用いて割込みレベル別の割込みアク
ノリッジ信号２３を出力する。
ＣＰＵＩが現在受は付けた割込みのレベルがＡであった
とすると、割込みレベル別の割込みアクノリッジ信号２
３のうちレベルＡに対する割込みアクノリッジ線のみが
アクティブになる。これによってＩ１０デバイスに対す
るコード情報５がラッチ９においてその値が保持され、
スリーステート出力バッファ１０を通じてＲＯＭ１４に
入力される。
とすると、割込みレベル別の割込みアクノリッジ信号２
３のうちレベルＡに対する割込みアクノリッジ線のみが
アクティブになる。これによってＩ１０デバイスに対す
るコード情報５がラッチ９においてその値が保持され、
スリーステート出力バッファ１０を通じてＲＯＭ１４に
入力される。
ＲＯＭ１４にはバス制御回路２１に入力したのと同じ様
に、ＣＰＵＩが現在受は付けた割込みのレベルを表わし
ているアドレス・バスの下位数ビット１９が入力され、
スリーステート出力バッファ１０からのＩ１０デバイス
に対するコード情報と合わせてＲＯＭ１４をアドレスす
ることによりこの■／○デバイスの割込みに関する情報
１５． １６． １７および１８が出力される。
に、ＣＰＵＩが現在受は付けた割込みのレベルを表わし
ているアドレス・バスの下位数ビット１９が入力され、
スリーステート出力バッファ１０からのＩ１０デバイス
に対するコード情報と合わせてＲＯＭ１４をアドレスす
ることによりこの■／○デバイスの割込みに関する情報
１５． １６． １７および１８が出力される。
ここで、バス制御回路２１はベクタリングの方式を表わ
す信号線１６により自動ベクタリング方式で行うことが
示されている場合は、ＣＰＵＩに自動ベクタリングであ
ることを示す信号線２６をアクティブにする。一方、外
部ベクタリング方式で行うことが示されている場合は、
このＩ１０デバイスがベクタ番号の送出機能を有するの
か、そうでないのかを表わす信号線１７のレベルによっ
て以下の動作をする。
す信号線１６により自動ベクタリング方式で行うことが
示されている場合は、ＣＰＵＩに自動ベクタリングであ
ることを示す信号線２６をアクティブにする。一方、外
部ベクタリング方式で行うことが示されている場合は、
このＩ１０デバイスがベクタ番号の送出機能を有するの
か、そうでないのかを表わす信号線１７のレベルによっ
て以下の動作をする。
即ち、外部ベクタリング方式で行う場合にＩ１０デバイ
スがベクタ番号の送出機能を有する場合は、ベクタ番号
を出力する機能を有するＩ１０デバイスに対する共通イ
ネーブル信号線２２をアクティブにする。これによって
ＡＮＤ回路１１の出力はアクティブになり、デコーダ１
２をイネーブルにする。
スがベクタ番号の送出機能を有する場合は、ベクタ番号
を出力する機能を有するＩ１０デバイスに対する共通イ
ネーブル信号線２２をアクティブにする。これによって
ＡＮＤ回路１１の出力はアクティブになり、デコーダ１
２をイネーブルにする。
デコーダ１２はラッチ９によってラッチされたところの
Ｉ１０デバイスに対するコード信号をデコードし、割込
みを発行したＩ１０デバイスに対して割込みアクノリッ
ジ信号を与え、ベクタ番号のデータ・バスへの送出を許
可する。なおＣＰＵＩに対して外部ベクタリングである
ことを示す信号線２７はこのＩ１０デバイスによってア
クティヴ状態にされる。
Ｉ１０デバイスに対するコード信号をデコードし、割込
みを発行したＩ１０デバイスに対して割込みアクノリッ
ジ信号を与え、ベクタ番号のデータ・バスへの送出を許
可する。なおＣＰＵＩに対して外部ベクタリングである
ことを示す信号線２７はこのＩ１０デバイスによってア
クティヴ状態にされる。
一方、外部ベクタリングを行う場合にＩ１０デバイスに
ベクタ番号の送出機能が無い場合は、ＲＯＭ１４から出
力されたベクタ番号１５をデータ・バスに送出すべ（、
スリーステートバッファ１０へのイネーブル信号線２４
をアクティブにする。同時にＣＰＵＩに対して外部ベク
タリングであることを示す信号線２７をアクティブにす
る。
ベクタ番号の送出機能が無い場合は、ＲＯＭ１４から出
力されたベクタ番号１５をデータ・バスに送出すべ（、
スリーステートバッファ１０へのイネーブル信号線２４
をアクティブにする。同時にＣＰＵＩに対して外部ベク
タリングであることを示す信号線２７をアクティブにす
る。
ベクタ番号を送出する機能を有するＩ１０デバイスにつ
いて、この■／○がＣＰＵ１と同じ基板内にあるのか、
基板外にあるのかを示す信号線１８により、基板内にあ
ることが示されている場合はベクタ番号を出力する機能
を有するＩ１０デバイスに対する共通イネーブル信号線
２２をアクティブにし、前述のとおりの動作を実行する
。一方、基板外にあることが示されている場合は、基板
内にある場合の動作と同時にスリーステートバッファ１
０へのイネーブル信号線２５をアクティブにする。これ
によって基板外のＩ／’Ｏデバイスが送出したベクタ番
号が、ＣＰＵＩの基板内のデータ・バスに現われる。
いて、この■／○がＣＰＵ１と同じ基板内にあるのか、
基板外にあるのかを示す信号線１８により、基板内にあ
ることが示されている場合はベクタ番号を出力する機能
を有するＩ１０デバイスに対する共通イネーブル信号線
２２をアクティブにし、前述のとおりの動作を実行する
。一方、基板外にあることが示されている場合は、基板
内にある場合の動作と同時にスリーステートバッファ１
０へのイネーブル信号線２５をアクティブにする。これ
によって基板外のＩ／’Ｏデバイスが送出したベクタ番
号が、ＣＰＵＩの基板内のデータ・バスに現われる。
以上のように、ある特定の割込み要因に対する割込みア
クノリッジサイクルの制御はすべてＲＯＭ１４から得ら
れる情報１６．１７および１８によって決定される。
クノリッジサイクルの制御はすべてＲＯＭ１４から得ら
れる情報１６．１７および１８によって決定される。
従って、割込み制御の中心的存在である回路２１は、デ
コーダと単純なゲート回路で構成されハード的負荷は小
さい。
コーダと単純なゲート回路で構成されハード的負荷は小
さい。
尚、前記実施例においてＲＯＭ１４はＲＡ Ｍでも良く
、こうすることによってベクタ番号、ベクタリングの方
式等をシステムの動作状況（例えば電源投入時初期診断
動作、定常動作、異常検出動作等々・・・）に応じてダ
イナミックに変えることが可能になり、さらに汎用性に
富む割込み制御が可能になる。
、こうすることによってベクタ番号、ベクタリングの方
式等をシステムの動作状況（例えば電源投入時初期診断
動作、定常動作、異常検出動作等々・・・）に応じてダ
イナミックに変えることが可能になり、さらに汎用性に
富む割込み制御が可能になる。
以上のように、割込みを発生する各■／○デバイスにつ
いてそのベクタリングの方式等、割込み制御に必要な情
報を格納したメモリを有し、メモリからの情報によって
独立に割込み制御動作をするために、Ｉ１０デバイスに
ついてのベクタリング方式の変更等はメモリの内容を書
き変えるだけで対、応可能になる。これは割込みを発生
するＩ１０デバイスが多種多様になるにつれて、非常に
有効で汎用件に富んだ回路構成を達成するものである。
いてそのベクタリングの方式等、割込み制御に必要な情
報を格納したメモリを有し、メモリからの情報によって
独立に割込み制御動作をするために、Ｉ１０デバイスに
ついてのベクタリング方式の変更等はメモリの内容を書
き変えるだけで対、応可能になる。これは割込みを発生
するＩ１０デバイスが多種多様になるにつれて、非常に
有効で汎用件に富んだ回路構成を達成するものである。
第１図は本発明を適用した割込み制御装置の構成を示す
ブロック図であり、１はＣＰＵ、２．３および８は優先
席順エンコーダ、９はラッチ、ｌＯはスリーステート出
力のバッファ、ｌｌはＡＮＤ回路、１２および１３はデ
コーダ、１４はＲＯＭ、２１は割込み制御回路である。
ブロック図であり、１はＣＰＵ、２．３および８は優先
席順エンコーダ、９はラッチ、ｌＯはスリーステート出
力のバッファ、ｌｌはＡＮＤ回路、１２および１３はデ
コーダ、１４はＲＯＭ、２１は割込み制御回路である。
Claims (1)
- ベクタ番号と同時に、ベクタリング方式等の情報を出力
するメモリと、上記メモリから出力された情報をもとに
独立にマイクロプロセッサに対し割込み制御動作する制
御回路を有することを特徴とする割込み制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635187A JPS63174132A (ja) | 1987-01-14 | 1987-01-14 | 割込み制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP635187A JPS63174132A (ja) | 1987-01-14 | 1987-01-14 | 割込み制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63174132A true JPS63174132A (ja) | 1988-07-18 |
Family
ID=11635946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP635187A Pending JPS63174132A (ja) | 1987-01-14 | 1987-01-14 | 割込み制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63174132A (ja) |
-
1987
- 1987-01-14 JP JP635187A patent/JPS63174132A/ja active Pending
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