JPH04340266A

JPH04340266A - 半導体装置

Info

Publication number: JPH04340266A
Application number: JP3141171A
Authority: JP
Inventors: Tomonori Nishino; 西野　友規
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-05-16
Filing date: 1991-05-16
Publication date: 1992-11-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特に異な
る時点にろう接される複数のろう接箇所を有する半導体
装置に関する。

【０００２】

【従来の技術】半導体装置の高集積化、多端子化に伴い
、リード材料としてリードフレームに代えてＴＡＢリー
ドを用いる技術が重要になりつつある。ところで、従来
のＴＡＢリードを用いた半導体装置製造技術は、半導体
素子の銅の表面に金あるいは半田メッキを施した突起電
極と、銅箔の表面に金、錫、半田をメッキしたＴＡＢリ
ードとを接続し、その後、樹脂封止し、その樹脂封止後
ＴＡＢリードの不要部分をカットするというものであっ
た。

【０００３】尚、このようにして製造された半導体装置
は、上記ＴＡＢリードのアウターリード部分を、回路基
板の銅箔にメッキを施した配線膜に接続することにより
該回路基板に取り付けられる。

【０００４】ところで、ＴＡＢリードを用いた半導体装
置の更なる高集積化のために、本願発明者は図５に示す
ように複数の半導体素子を一体的に樹脂封止する技術を
案出した。図において、１ａ、１ｂは半導体素子、２は
突起電極で、例えば半田バンプからなる。３ａ、３ｂは
ＴＡＢテープで、例えばポリイミドからなるベース４上
に銅箔からなるリード５を形成し、該リード５の表面に
はメッキ６が施されている。７は半導体素子１ａ、１ｂ
、ＴＡＢテープ３ａ、３ｂ等を封止する封止樹脂、８は
該封止樹脂７の漏出を防止する樹脂（レジスト）、９は
半導体装置が接続される多層回路基板、１０は該基板９
の表面の配線膜で、銅箔からなりメッキ１１が施されて
いる。

【０００５】

【発明が解決しようとする課題】ところで、図５に示す
ような半導体装置においては、ＴＡＢテープ３ａ、３ｂ
のリード５と半導体素子１ａ、１ｂの突起電極２との半
田付けと、ＴＡＢテープ３ａ、３ｂのリード５・５どう
しの半田付けとを必要とし、しかもその二種の半田付け
は同時に行うことができない。基本的には、リード５と
突起電極２との半田付けの方を先に行い、リード５・５
どうしの半田付けを後に行う必要がある。即ち、異なる
時点に半田付けされる複数の半田付け箇所が一つの半導
体装置内に存在することになる。そして、このような半
導体装置においては後の半田付けにおいて加えた熱がリ
ード５を伝わって既に半田付け済みの箇所に達して半田
付け箇所が溶融し、接続が断たれた状態、即ち断線にな
ったり、断線に至らないまでも接続強度が不足したりす
る虞れがあった。

【０００６】本発明はこのような問題点を解決すべく為
されたものであり、異なる時点にろう接される複数のろ
う接箇所を有する半導体装置において、後のろう接によ
って先のろう接箇所にろう接不良が生じる虞れのない新
規な半導体装置を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明半導体装置は、ろ
う接箇所が、ろう接順序に従って後になる程溶融温度が
低く形成されていることを特徴とする。

【０００８】

【実施例】以下、本発明半導体装置を図示実施例に従っ
て詳細に説明する。図１は本発明を半導体記憶装置に適
用した一つの実施例を示す断面図である。図面において
、１ａは半導体記憶素子、１ｂは該半導体記憶素子１ａ
のパターンをミラー反転したパターンを有する半導体記
憶素子である。半導体記憶素子１ａは突起電極２を有す
る表面が上を向くように配置され、ミラー反転半導体記
憶素子１ｂは突起電極２を有する表面を半導体記憶素子
１ａの表面に対向するように配置されている。そして、
突起電極２はすべて金バンプからなる。

【０００９】３ａ、３ｂは半導体記憶素子１ａ、１ｂの
突起電極２を電気的に外部に引き出すと共に半導体記憶
素子１ａと１ｂとの間の位置関係を固定するＴＡＢテー
プで、例えばポリイミド等からなるベース４上に例えば
銅箔からなる多数のリード５ａ、５ｂを形成してなる。６はＴＡＢテープ３ａ、３ｂのリード５ａ、５ｂ等に形
成された半田メッキである。この半田６は錫Ｓｎと鉛Ｐ
ｂの比が９：１にされている。尚、図中半田を示す符号
６に付されたかっこ（　　）の中は錫Ｓｎと鉛Ｐｂの比
を示す。

【００１０】半導体記憶素子１ａ及びミラー反転半導体
記憶素子１ｂは、共にその金バンプからなる突起電極２
がＴＡＢテープ３ａ、３ｂのリード５ａ、５ｂのインナ
ーリード部分の先端に接続されている。そして、半導体
記憶素子１ａに接続されたリード５ａと、ミラー反転半
導体記憶素子１ｂに接続されたリード５ｂとを半田メッ
キ６により半田付けすることにより半導体記憶素子１ａ
とミラー反転半導体記憶素子１ｂとの位置関係が固定さ
れている。

【００１１】７は２つの半導体記憶素子１ａ、１ｂを一
体的に封止する封止樹脂、８は樹脂封止時に樹脂漏れを
防止するための樹脂である。そして、一方の半導体記憶
素子１ａと接続された方のリード５のアウター部分が封
止樹脂７から外部に導出されている。そして、２つのろ
う接箇所■、■は、互いに、電源線、接地線、制御線（
但し、チップ選択線を除く）、アドレス線及びデータ入
出力線が同じ外部端子を共有するようにされている。

【００１２】即ち、樹脂７から外部に導出された各リー
ド５は半導体記憶素子チップ１ａとミラー反転半導体記
憶素子チップ１ｂの互いに対応する電極双方に接続され
ている。例えば、電源リード５は半導体記憶素子チップ
１ａとミラー反転半導体記憶素子チップ１ｂの電源電極
に、接地リード５は半導体記憶素子チップ１ａとミラー
反転半導体記憶素子チップ１ｂの接地電極に、アドレス
線の同じビットのリード５は半導体記憶素子チップ１ａ
とミラー反転半導体記憶素子チップ１ｂのアドレスと同
じビットの電極に、それぞれ接続されている。制御線に
ついても同様である。但し、チップ選択線については、
半導体記憶素子チップ１ａとミラー反転半導体記憶素子
チップ１ｂの電極が互いに別個のリード５に接続されて
おり、読み出しあるいは書き込みをする半導体記憶素子
チップを半導体記憶素子チップ１ａとミラー反転半導体
記憶素子チップ１ｂとの間で切換えることができるよう
になっている。

【００１３】この半導体記憶装置は、半導体記憶素子１
ａ，ミラー反転半導体記憶素子１ｂの金バンプ２と、Ｔ
ＡＢテープ３ａ、３ｂのリード５ａ，５ｂのインナーリ
ード部との半田（６）付けをし、そして、ミラー反転半
導体記憶素子１ｂと接続されたＴＡＢテープ３ｂのアウ
ターリード部の不要部分を適宜カットした後、該ミラー
反転半導体記憶素子１ｂを反転して半導体記憶素子１ａ
と対向させて位置合せをし、ＴＡＢテープ３ａと３ｂの
リード５ａ、５ｂのアウターリード部どうしを熱圧着に
より半田（６）付けし、そして、樹脂封止後、半導体記
憶装置の外部端子となったＴＡＢリード１ａのアウター
リード部分を多層回路基板１０の銅箔からなり半田６に
よりメッキされた配線膜１１に熱圧着する。この半田１
１は錫Ｓｎと鉛Ｐｂの比が６：４にされている。

【００１４】この半導体記憶装置においては、以上のこ
とから図１において■で示す半田付け箇所、■で示す半
田付け箇所、■で示す半田付け箇所の半田付け時点が異
なり、■、■、■の順序で行われることになる。そして
、半田付け箇所■の溶融温度は約３５０℃である。とい
うのは、ＴＡＢテープ５ａ、５ｂ表面の半田６は錫Ｓｎ
と鉛Ｐｂの比が９：１であり、これ自身の溶融温度は低
いが、ＴＡＢテープ５ａ、５ｂと接続される突起電極２
は金バンプからなり、従って、その間の接続は非常に接
合が強く安定性の高い金Ａｕ−錫Ｓｎ共晶合金により行
われることになるからであり、半田付けの温度は３５０
℃程度以上で行わなければならない。

【００１５】その後に行う半田付け箇所■は、錫Ｓｎと
鉛Ｐｂの比が９：１半田どうしが接続される接合であり
、その溶融温度は約３２０℃である。また、半田付け箇
所■は、錫Ｓｎと鉛Ｐｂの比が９：１の半田と、同じく
６：４の半田との接合であり、半田付け箇所■よりも溶
融温度が低く、例えば２００℃程度である。とうのは、
図４に示すように、錫Ｓｎ・鉛Ｐｂ半田は、錫Ｓｎの含
有率が６０〜１００％の範囲では、錫Ｓｎの含有率が低
くなる程溶融温度が低くなるからである。

【００１６】即ち、本半導体記憶装置において半田付け
順序■、■、■に従って後になる程溶融温度が低くなる
ように半田付け箇所の設定が為されている。従って、本
半導体記憶装置によれば、後の半田付けによって既に半
田付け済みの箇所が影響を受ける虞れはない。従って、
半田付けの信頼度を高くすることができる。

【００１７】図２は本発明半導体装置の多の実施例を示
す断面図である。本実施例は、半導体記憶素子１ａの突
起電極２に接続されたＴＡＢテープ３ａと、ミラー反転
半導体記憶素子１ｂの突起電極２に接続されたＴＡＢテ
ープ３ｂのリード５ａ、５ｂのアウターリード部分どう
しを接続するようにした点で図１の実施例と共通するが
、ＴＡＢテープ３ａのリード５ａを直接封止樹脂７の外
部に導出するのではなく、リードフレーム９に接続し、
該リードフレーム９を外部端子として封止樹脂７の外部
に導出するもので、図２に示すように■、■、■、■の
順序で半田付けが行われる。

【００１８】そして、リードフレーム９の表面は錫Ｓｎ
と鉛Ｐｂの比が８：２の半田６によりメッキされており
、半田付け箇所は■、■、■、■の順序で後になる程溶
融温度が低くなる。従って、本半導体記憶装置によって
も、後の半田付けによって既に半田付け済みの箇所が影
響を受ける虞れはない。従って、半田付けの信頼度を高
くすることができること図１の実施例と同じである。

【００１９】図３は本発明半導体装置の更に別の実施例
を示す断面図である。本実施例は、半導体記憶素子１ａ
とミラー反転半導体記憶素子１ｂの半導体記憶素子対を
二対一体的に樹脂封止したものであり、それ以外の点で
は図２に示す実施例と共通しており、■、■、■、■の
順序で半田付けが行われ、その順序で溶融温度が低くな
るように材料が設定されている。従って、本半導体記憶
装置においても後の半田付けによって既に半田付け済み
の箇所が影響を受ける虞れはない。従って、半田付けの
信頼度を高くすることができる。

【００２０】尚、ＴＡＢリードを用いた半導体記憶装置
等の半導体装置においては、従来、突起電極を半田によ
り形成し、また、銅箔からなるＴＡＢリード錫Ｓｎでメ
ッキすることが多かったが、これには欠点があった。先
ず、突起電極を半田により形成すると電極ピッチの微細
化が制約される。また、突起の高さを一定にすることが
難しく、そのため、隣接電極がショートする不良や、接
合不良が生じることが多かった。また、ＴＡＢリードの
銅箔を錫Ｓｎでメッキすると、錫Ｓｎの拡散が生じ易く
、ホイスカの発生により信頼度が低くなるという問題が
あった。しかし、図１乃至図３に示す各実施例において
は、そのような問題はない。即ち、半導体素子１ａ、１
ｂの突起電極２は金バンプからなるので半田バンプで形
成した場合に比較して微細化が容易で、高さも安定し電
極間ショートや接合不良は生じない。

【００２１】また、ＴＡＢリードのメッキを半田にする
ため錫Ｓｎをメッキした場合のようなホイスカの発生が
なく高信頼度となる。ちなみに、ＴＡＢリードを金メッ
キしてもホイスカの発生がないが、材料費が高くなる。しかし、半田メッキの場合には材料費も安くて済む。図
１乃至図３の実施例にはこのような利点もあるのである
。

【００２２】

【発明の効果】本発明半導体装置は、異なる時点にろう
接される複数のろう接箇所を有する半導体装置であって
、上記ろう接箇所が、ろう接順序に従って後になる程溶
融温度が低くされていることを特徴とするものである。従って、本発明半導体装置によれば、後のろう接により
既にろう接済みのろう接箇所の接着性が悪くなる虞れが
ない。

【図面の簡単な説明】

【図１】本発明半導体装置の一つの実施例を示す断面図
である。

【図２】本発明半導体装置の他の実施例を示す断面図で
ある。

【図３】本発明半導体装置の更に他の実施例を示す断面
図である。

【図４】半田（鉛、錫）の鉛含有率・溶融温度関係図で
ある。

【図５】背景技術を示す断面図である。

【符号の説明】

１ａ、１ｂ　　半導体素子 ■、■、■、■　　ろう接箇所

Claims

【特許請求の範囲】

【請求項１】　　異なる時点にろう接される複数のろう
接箇所を有する半導体装置であって、上記ろう接箇所が
、ろう接順序に従って後になる程溶融温度が低くなるよ
うに形成されていることを特徴とする半導体装置