JPH04346423A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04346423A JPH04346423A JP11978691A JP11978691A JPH04346423A JP H04346423 A JPH04346423 A JP H04346423A JP 11978691 A JP11978691 A JP 11978691A JP 11978691 A JP11978691 A JP 11978691A JP H04346423 A JPH04346423 A JP H04346423A
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- wiring
- semiconductor device
- aluminum
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、アルミ配線構造を有
する半導体装置及びその製造方法に関するものである。
する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置では通常、半導体基板上に素
子を形成した後に、素子間や素子と外部回路との電気的
接続のために各種配線が必要である。
子を形成した後に、素子間や素子と外部回路との電気的
接続のために各種配線が必要である。
【０００３】従来、これらの配線材料としては、多結晶
Ｓｉ膜，高融点金属膜，高融点金属シリサイド膜，アル
ミ膜やアルミ合金膜等が用いられてきた。
Ｓｉ膜，高融点金属膜，高融点金属シリサイド膜，アル
ミ膜やアルミ合金膜等が用いられてきた。
【０００４】しかし、最近の半導体デバイスの高速化・
高集積化の進展により配線抵抗を小さくする必要が生じ
、そのため比抵抗の小さいアルミ膜やアルミ合金膜等を
用いたアルミ多層配線構造が必要となっている。図１０
はその様な従来のアルミ多層配線構造を有するＤＲＡＭ
デバイスの構造を示す断面図である。
高集積化の進展により配線抵抗を小さくする必要が生じ
、そのため比抵抗の小さいアルミ膜やアルミ合金膜等を
用いたアルミ多層配線構造が必要となっている。図１０
はその様な従来のアルミ多層配線構造を有するＤＲＡＭ
デバイスの構造を示す断面図である。
【０００５】同図に示す様に、コンタクトホール１０の
底面及び側面上には、バリアメタル４を介して第１層の
アルミ配線５が形成されている。尚、第１層のアルミ配
線５のステップカバレッジによる影響を防止するため、
コンタクトホール１０にはテーパー部が形成されている
。更に第１層のアルミ配線５は、バイアホール９におい
て第２層のアルミ配線７と接続されている。
底面及び側面上には、バリアメタル４を介して第１層の
アルミ配線５が形成されている。尚、第１層のアルミ配
線５のステップカバレッジによる影響を防止するため、
コンタクトホール１０にはテーパー部が形成されている
。更に第１層のアルミ配線５は、バイアホール９におい
て第２層のアルミ配線７と接続されている。
【０００６】次にこの様なアルミ多層配線構造の形成方
法について、図１１〜図１６に基づき説明することにす
る。尚、図１１〜図１６は、従来の半導体装置の製造工
程を示す断面図である。
法について、図１１〜図１６に基づき説明することにす
る。尚、図１１〜図１６は、従来の半導体装置の製造工
程を示す断面図である。
【０００７】まず図１１においては、ＤＲＡＭ素子２（
スタックセル）の形成されたシリコン半導体基板１上の
表面に推積された下地絶縁膜３内に、写真製版法やエッ
チング法を用いて所望のコンタクトホール１０を形成す
る。即ち、写真製版法によりコンタクトホール１０を形
成すべき部分以外の第１の絶縁膜３の表面上をフォトレ
ジストで覆った後に、例えば、フッ酸系溶液による湿式
エッチングとＣＨＦ３ 及びＯ２ 等を主成分ガスとし
た反応性イオンエッチング法とを組み合わせたテーパー
エッチング法により、下地絶縁膜３を選択的に除去し、
コンタクトホール１０を形成する。尚、フォトレジスト
及びエッチング時に生じる反応生成物等は、エッチング
後に酸素（Ｏ２ ）プラズマや湿式化学処理法等を用い
て除去する。
スタックセル）の形成されたシリコン半導体基板１上の
表面に推積された下地絶縁膜３内に、写真製版法やエッ
チング法を用いて所望のコンタクトホール１０を形成す
る。即ち、写真製版法によりコンタクトホール１０を形
成すべき部分以外の第１の絶縁膜３の表面上をフォトレ
ジストで覆った後に、例えば、フッ酸系溶液による湿式
エッチングとＣＨＦ３ 及びＯ２ 等を主成分ガスとし
た反応性イオンエッチング法とを組み合わせたテーパー
エッチング法により、下地絶縁膜３を選択的に除去し、
コンタクトホール１０を形成する。尚、フォトレジスト
及びエッチング時に生じる反応生成物等は、エッチング
後に酸素（Ｏ２ ）プラズマや湿式化学処理法等を用い
て除去する。
【０００８】次に図１２においては、コンタクトホール
１０の底面及び側面並びに下地絶縁膜３の表面上に、ス
パッタ法を用いてＴｉＮやＴｉＷ等よりなるバリアメタ
ル膜４を推積し、更にバリアメタル膜４上に、同じくス
パッタ法を用いて第１層のアルミ配線５（Ａｌ−Ｓｉ，
Ａｌ−Ｓｉ−Ｃｕ等のアルミ合金膜）を推積する。この
バリアメタル膜４は、第１層のアルミ配線５とシリコン
半導体基板１とのミキシングを良好なものとするための
膜である。
１０の底面及び側面並びに下地絶縁膜３の表面上に、ス
パッタ法を用いてＴｉＮやＴｉＷ等よりなるバリアメタ
ル膜４を推積し、更にバリアメタル膜４上に、同じくス
パッタ法を用いて第１層のアルミ配線５（Ａｌ−Ｓｉ，
Ａｌ−Ｓｉ−Ｃｕ等のアルミ合金膜）を推積する。この
バリアメタル膜４は、第１層のアルミ配線５とシリコン
半導体基板１とのミキシングを良好なものとするための
膜である。
【０００９】次に図１３においては、第１層のアルミ配
線５を写真製版法とエッチング法とを用いて同図に示す
様にパターニングするとともに、パターニング後の第１
層のアルミ配線５及び露出した下地絶縁膜３の表面上に
層間絶縁膜６を推積する。この層間絶縁膜６としては、
例えば、ＣＶＤ法により推積したシリコン酸化膜と、無
機塗布絶縁膜と、ＣＶＤ法により推積したシリコン酸化
膜とを組み合わせたものが用いられる。
線５を写真製版法とエッチング法とを用いて同図に示す
様にパターニングするとともに、パターニング後の第１
層のアルミ配線５及び露出した下地絶縁膜３の表面上に
層間絶縁膜６を推積する。この層間絶縁膜６としては、
例えば、ＣＶＤ法により推積したシリコン酸化膜と、無
機塗布絶縁膜と、ＣＶＤ法により推積したシリコン酸化
膜とを組み合わせたものが用いられる。
【００１０】更に図１４に示す様に、第１層のアルミ配
線５との電気的接続をとるためのバイアホール９を、写
真製版法とエッチング法とを用いて層間絶縁膜６内に形
成する。
線５との電気的接続をとるためのバイアホール９を、写
真製版法とエッチング法とを用いて層間絶縁膜６内に形
成する。
【００１１】その後、図１５に示す様に、第２層のアル
ミ配線７をスパッタ法により推積する。第２層のアルミ
配線７としては、Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ
−Ｃｕ等のアルミ合金膜が用いられる。尚、これらの膜
は、第１層のアルミ配線５と同様に、写真製版法やエッ
チング法により、配線としてパターニングされる。
ミ配線７をスパッタ法により推積する。第２層のアルミ
配線７としては、Ａｌ−Ｓｉ，Ａｌ−Ｓｉ−Ｃｕ，Ａｌ
−Ｃｕ等のアルミ合金膜が用いられる。尚、これらの膜
は、第１層のアルミ配線５と同様に、写真製版法やエッ
チング法により、配線としてパターニングされる。
【００１２】最後に、図１６のように、外部から侵入し
てくる水分等からこれらの半導体素子２や第１層及び第
２層のアルミ配線５，７を保護するために、シリコン酸
化膜やシリコン窒化膜等の保護絶縁膜８を第２層のアル
ミ配線７及び露出した層間絶縁膜６の表面上に、ＣＶＤ
法を用いて推積する。
てくる水分等からこれらの半導体素子２や第１層及び第
２層のアルミ配線５，７を保護するために、シリコン酸
化膜やシリコン窒化膜等の保護絶縁膜８を第２層のアル
ミ配線７及び露出した層間絶縁膜６の表面上に、ＣＶＤ
法を用いて推積する。
【００１３】
【発明が解決しようとする課題】従来の半導体装置では
、以上説明した様にアルミ配線のステップカバレッジに
よる影響を少なくするためテーパーエッチング法を用い
てコンタクトホール及びバイアホールを形成していたが
、コンタクトホールやバイアホールの径が小さくなるに
つれて、又はそれらのアスペクト比が大きくなるにつれ
て、アルミ配線のステップカバレッジがより一層厳しく
なり、コンタクト抵抗が非常に大きくなるという問題点
が生じていた。
、以上説明した様にアルミ配線のステップカバレッジに
よる影響を少なくするためテーパーエッチング法を用い
てコンタクトホール及びバイアホールを形成していたが
、コンタクトホールやバイアホールの径が小さくなるに
つれて、又はそれらのアスペクト比が大きくなるにつれ
て、アルミ配線のステップカバレッジがより一層厳しく
なり、コンタクト抵抗が非常に大きくなるという問題点
が生じていた。
【００１４】この発明はこの様な問題点を解決すべくな
されたものであり、その目的とするところは、コンタク
トホールにおけるアルミ配線とシリコン基板とのコンタ
クトやバイアホールにおける下層のアルミ配線と上層の
アルミ配線とのコンタクトのミキシングを向上させ、高
信頼性の半導体装置を提供することにある。
されたものであり、その目的とするところは、コンタク
トホールにおけるアルミ配線とシリコン基板とのコンタ
クトやバイアホールにおける下層のアルミ配線と上層の
アルミ配線とのコンタクトのミキシングを向上させ、高
信頼性の半導体装置を提供することにある。
【００１５】
【課題を解決するための手段】この発明に係る半導体装
置は、下地と、下地上に形成された絶縁層と、下地表面
に達するまで絶縁層に形成された開孔と、当該開孔を完
全に埋め込むように下地表面上に形成された金属層と、
金属層上に形成されたバリアメタル層と、バリアメタル
層上に形成された配線層とを備える様にしたものである
。
置は、下地と、下地上に形成された絶縁層と、下地表面
に達するまで絶縁層に形成された開孔と、当該開孔を完
全に埋め込むように下地表面上に形成された金属層と、
金属層上に形成されたバリアメタル層と、バリアメタル
層上に形成された配線層とを備える様にしたものである
。
【００１６】又、この発明に係る半導体装置の製造方法
は、下地上に絶縁層を形成し、絶縁層に下地表面に達す
るまで開孔を形成するとともに、露出した下地表面上に
金属層をＣＶＤ法を用いて形成することにより、開孔を
完全に埋め込む。そして、金属層上にバリアメタル層を
形成し、更にバリアメタル層上に配線層を形成する様に
したものである。
は、下地上に絶縁層を形成し、絶縁層に下地表面に達す
るまで開孔を形成するとともに、露出した下地表面上に
金属層をＣＶＤ法を用いて形成することにより、開孔を
完全に埋め込む。そして、金属層上にバリアメタル層を
形成し、更にバリアメタル層上に配線層を形成する様に
したものである。
【００１７】
【作用】この発明の半導体装置では、下地と配線層が、
開孔を完全に埋める金属層とバリアメタル層とを介して
接続されている。従って、本半導体装置は、直接開孔内
部に形成された配線層を有する半導体装置よりも、下地
と配線層との間のミキシングを向上させることができる
。
開孔を完全に埋める金属層とバリアメタル層とを介して
接続されている。従って、本半導体装置は、直接開孔内
部に形成された配線層を有する半導体装置よりも、下地
と配線層との間のミキシングを向上させることができる
。
【００１８】又、この発明の半導体装置の製造方法にお
いては、開孔を完全に埋め込む様に金属層が下地表面上
にＣＶＤ法により形成され、更に当該金属層上に、バリ
アメタル層を形成した上で、配線層が当該バリアメタル
層上に形成されるので、配線層形成時にはステップカバ
レッジは生じない。
いては、開孔を完全に埋め込む様に金属層が下地表面上
にＣＶＤ法により形成され、更に当該金属層上に、バリ
アメタル層を形成した上で、配線層が当該バリアメタル
層上に形成されるので、配線層形成時にはステップカバ
レッジは生じない。
【００１９】
【実施例】図１は、この発明の一実施例である半導体装
置のアルミ配線構造を示す断面図である。同図において
、下地絶縁膜３内に形成されたコンタクトホール１０の
底面及び側面並びに下地絶縁膜３の表面上には、アドヒ
ージョンレイヤー１１が形成されている。更にアドヒー
ジョンレイヤー１１上にはタングステン配線１２が形成
されており、コンタクトホール１０はこのタングステン
配線１２により完全に埋め込まれている。そして、この
タングステン配線１２上にはバリアメタル膜４が形成さ
れ、更に第１層のアルミ配線５が形成されている。
置のアルミ配線構造を示す断面図である。同図において
、下地絶縁膜３内に形成されたコンタクトホール１０の
底面及び側面並びに下地絶縁膜３の表面上には、アドヒ
ージョンレイヤー１１が形成されている。更にアドヒー
ジョンレイヤー１１上にはタングステン配線１２が形成
されており、コンタクトホール１０はこのタングステン
配線１２により完全に埋め込まれている。そして、この
タングステン配線１２上にはバリアメタル膜４が形成さ
れ、更に第１層のアルミ配線５が形成されている。
【００２０】又、層間絶縁膜６によって第１層のアルミ
配線５上に形成されたバイアホール９の底面及び側面に
は、第２層のアルミ配線７が形成されている。この様に
、コンタクトホール１０は、タングステン配線１２によ
って完全に埋め込められ、そのタングステン配線１２上
に第１層のアルミ配線５が形成されているので、従来技
術の様にスパッタ法を用いて直接第１層のアルミ配線５
をコンタクトホール１０の底面及び側面上に形成した場
合と比較して格段に、第１層のアルミ配線５とシリコン
半導体基板１とのミキシングは向上する。
配線５上に形成されたバイアホール９の底面及び側面に
は、第２層のアルミ配線７が形成されている。この様に
、コンタクトホール１０は、タングステン配線１２によ
って完全に埋め込められ、そのタングステン配線１２上
に第１層のアルミ配線５が形成されているので、従来技
術の様にスパッタ法を用いて直接第１層のアルミ配線５
をコンタクトホール１０の底面及び側面上に形成した場
合と比較して格段に、第１層のアルミ配線５とシリコン
半導体基板１とのミキシングは向上する。
【００２１】以下、図１に示した本半導体装置の製造方
法について、図２〜図９を参照しつつ説明することにす
る。尚、図２〜図９は本半導体装置の製造工程を示す断
面図であり、従来例と同一符号は同一又は相当部分を表
している。
法について、図２〜図９を参照しつつ説明することにす
る。尚、図２〜図９は本半導体装置の製造工程を示す断
面図であり、従来例と同一符号は同一又は相当部分を表
している。
【００２２】まず図２においては、下地絶縁膜３内に写
真製版法及びエッチング法を用いてコンタクトホール１
０を形成する。
真製版法及びエッチング法を用いてコンタクトホール１
０を形成する。
【００２３】次に、図３に示す様に、コンタクトホール
１０の底面及び側面並びに下地絶縁膜３の表面上に、ア
ドヒージョンレイヤー１１を推積する。このアドヒージ
ョンレイヤー１１はシリコン半導体基板１とのミキシン
グをとるための膜であり、チタンとチタン化合物とから
なる積層構造を有する。
１０の底面及び側面並びに下地絶縁膜３の表面上に、ア
ドヒージョンレイヤー１１を推積する。このアドヒージ
ョンレイヤー１１はシリコン半導体基板１とのミキシン
グをとるための膜であり、チタンとチタン化合物とから
なる積層構造を有する。
【００２４】次に図４に示す様に、タングステンよりな
るタングステン配線１２をアドヒージョンレイヤー１１
上にＣＶＤ法を用いて推積する。その結果、コンタクト
ホール１０は、タングステン配線１２により完全に埋め
込まれることとなる。尚、タングステン配線１２はプラ
グとして用いられるものではないため、タングステン配
線１２をエッチバックする必要はない。
るタングステン配線１２をアドヒージョンレイヤー１１
上にＣＶＤ法を用いて推積する。その結果、コンタクト
ホール１０は、タングステン配線１２により完全に埋め
込まれることとなる。尚、タングステン配線１２はプラ
グとして用いられるものではないため、タングステン配
線１２をエッチバックする必要はない。
【００２５】更に図５に示す様に、タングステン配線１
２上にチタンとチタン化合物とからなるバリアメタル膜
４をＣＶＤ法等により推積させるとともに、このバリア
メタル膜４上に第１層のアルミ配線４をスパッタ法ある
いはＣＶＤ法等により推積させる。従って第１層のアル
ミ配線４の推積によっては、従来例の如くアルミのステ
ップカバレッジは生じない。尚、上記バリアメタル膜４
は、第１層のアルミ配線４とタングステン配線１２との
ミキシングを良好なものとするためのものである。
２上にチタンとチタン化合物とからなるバリアメタル膜
４をＣＶＤ法等により推積させるとともに、このバリア
メタル膜４上に第１層のアルミ配線４をスパッタ法ある
いはＣＶＤ法等により推積させる。従って第１層のアル
ミ配線４の推積によっては、従来例の如くアルミのステ
ップカバレッジは生じない。尚、上記バリアメタル膜４
は、第１層のアルミ配線４とタングステン配線１２との
ミキシングを良好なものとするためのものである。
【００２６】その後、下地絶縁膜３上に推積された第１
層のアルミ配線５，バリアメタル膜４，タングステン配
線１２及びアドヒージョンレイヤー１１は所定のパター
ンにパターニングされ、第１層のアルミ配線５上に形成
されたバイアホール９内に第２層のアルミ配線７が形成
され、保護絶縁膜８が第２層のアルミ配線７及び層間絶
縁膜６上に推積されることとなるのであるが（図６〜図
９）、これらの製造工程はそれぞれ従来例で述べた図１
３〜図１６に示した各製造工程に相当するため、詳細な
説明については省略することにする。
層のアルミ配線５，バリアメタル膜４，タングステン配
線１２及びアドヒージョンレイヤー１１は所定のパター
ンにパターニングされ、第１層のアルミ配線５上に形成
されたバイアホール９内に第２層のアルミ配線７が形成
され、保護絶縁膜８が第２層のアルミ配線７及び層間絶
縁膜６上に推積されることとなるのであるが（図６〜図
９）、これらの製造工程はそれぞれ従来例で述べた図１
３〜図１６に示した各製造工程に相当するため、詳細な
説明については省略することにする。
【００２７】以上、コンタクトホール１０における第１
層のアルミ配線５とシリコン半導体基板１とのアルミ配
線構造に本発明を適用した場合について述べたが、これ
に限るものではなく、下層のアルミ配線と上層のアルミ
配線との接続をとるための接続孔においても本発明を適
用できることは勿論である。例えば、図１におけるバイ
アホール９において、バイアホール９の底面及び側面並
びに層間絶縁膜６上にアドヒージョンレイヤーを形成し
た上でバイアホール９を完全に埋め込む様にタングステ
ン膜を推積し、そのタングステン膜上にバリアメタル膜
を介して第２層のアルミ配線７を形成しても良い。
層のアルミ配線５とシリコン半導体基板１とのアルミ配
線構造に本発明を適用した場合について述べたが、これ
に限るものではなく、下層のアルミ配線と上層のアルミ
配線との接続をとるための接続孔においても本発明を適
用できることは勿論である。例えば、図１におけるバイ
アホール９において、バイアホール９の底面及び側面並
びに層間絶縁膜６上にアドヒージョンレイヤーを形成し
た上でバイアホール９を完全に埋め込む様にタングステ
ン膜を推積し、そのタングステン膜上にバリアメタル膜
を介して第２層のアルミ配線７を形成しても良い。
【００２８】又、本実施例においてはコンタクトホール
１０をタングステン配線で完全に埋め込むにあたっては
、あらかじめアドヒージョンレイヤー１１をコンタクト
ホール１０内に形成した上でＣＶＤ法によりアドヒージ
ョンレイヤー１１上にタングステン膜を成長させること
としたが、これに限られるものではなく、例えば選択Ｃ
ＶＤ法によりコンタクトホール１０内をタングステン膜
で完全に埋め込む様にしてもよい。この場合には、アド
ヒージョンレイヤーは不要となる。
１０をタングステン配線で完全に埋め込むにあたっては
、あらかじめアドヒージョンレイヤー１１をコンタクト
ホール１０内に形成した上でＣＶＤ法によりアドヒージ
ョンレイヤー１１上にタングステン膜を成長させること
としたが、これに限られるものではなく、例えば選択Ｃ
ＶＤ法によりコンタクトホール１０内をタングステン膜
で完全に埋め込む様にしてもよい。この場合には、アド
ヒージョンレイヤーは不要となる。
【００２９】尚、半導体基板としてはシリコンの他に、
ガリウムひ素等の化合物半導体基板を用いることも可能
である。
ガリウムひ素等の化合物半導体基板を用いることも可能
である。
【００３０】
【発明の効果】この発明に係る半導体装置によれば、開
孔部における下地及び配線層は、開孔を完全に埋め込む
金属層と当該金属層上に形成されたバリアメタル層とに
より接続されるので、下地と配線層との間のコンタクト
抵抗を低減することができる効果がある。
孔部における下地及び配線層は、開孔を完全に埋め込む
金属層と当該金属層上に形成されたバリアメタル層とに
より接続されるので、下地と配線層との間のコンタクト
抵抗を低減することができる効果がある。
【００３１】又、この発明に係る半導体装置の製造方法
によれば、開孔部にＣＶＤ法を用いて金属層を成長させ
、しかも開孔を完全に埋め込むまで当該金属層が形成さ
れるとともに、当該金属層にバリアメタル層を介して配
線層が形成されるので、たとえ開孔のアスペクト比が大
きくなった場合においても配線層のステップカバレッジ
を生じさせることなく、下地と配線層とのミキシングが
良好な半導体装置を製造することができる効果がある。
によれば、開孔部にＣＶＤ法を用いて金属層を成長させ
、しかも開孔を完全に埋め込むまで当該金属層が形成さ
れるとともに、当該金属層にバリアメタル層を介して配
線層が形成されるので、たとえ開孔のアスペクト比が大
きくなった場合においても配線層のステップカバレッジ
を生じさせることなく、下地と配線層とのミキシングが
良好な半導体装置を製造することができる効果がある。
【図１】この発明の一実施例である半導体装置のアルミ
配線構造を示す断面図である。
配線構造を示す断面図である。
【図２】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図５】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図６】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図７】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図８】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図９】この発明の一実施例である半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図１０】従来の半導体装置のアルミ配線構造を示す断
面図である。
面図である。
【図１１】従来例の半導体装置の製造方法を示す断面図
である。
である。
【図１２】従来例の半導体装置の製造方法を示す断面図
である。
である。
【図１３】従来例の半導体装置の製造方法を示す断面図
である。
である。
【図１４】従来例の半導体装置の製造方法を示す断面図
である。
である。
【図１５】従来例の半導体装置の製造方法を示す断面図
である。
である。
【図１６】従来例の半導体装置の製造方法を示す断面図
である。
である。
１ シリコン半導体基板
２ ＤＲＡＭ素子
３ 下地絶縁膜
４ バリアメタル膜
５ 第１層のアルミ配線
６ 層間絶縁膜
７ 第２層のアルミ配線
８ 保護絶縁膜
９ バイアホール
１０ コンタクトホール
１１ アドヒージョンレイヤー
１２ タングステン配線
Claims (2)
- 【請求項１】 下地と、前記下地上に形成された絶縁
層と、前記下地表面に達するまで前記絶縁層に形成され
た開孔と、前記開孔を完全に埋め込むように前記下地表
面上に形成された金属層と、前記金属層上に形成された
バリアメタル層と、前記バリアメタル層上に形成された
配線層とを備えた半導体装置。 - 【請求項２】 下地上に絶縁層を形成する第１工程と
、前記絶縁層に前記下地表面に達するまで開孔を形成す
る第２工程と、前記第２工程により露出した前記下地表
面上に金属層をＣＶＤ法を用いて形成することにより、
前記開孔を完全に埋め込む第３工程と、前記金属層上に
バリアメタル層を形成する第４工程と、前記バリアメタ
ル層上に配線層を形成する第５工程とを備えた半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11978691A JPH04346423A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11978691A JPH04346423A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346423A true JPH04346423A (ja) | 1992-12-02 |
Family
ID=14770191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11978691A Pending JPH04346423A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346423A (ja) |
-
1991
- 1991-05-24 JP JP11978691A patent/JPH04346423A/ja active Pending
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