JPH04347762A - システムバスと疎結合したマルチプロセッサシステム - Google Patents
システムバスと疎結合したマルチプロセッサシステムInfo
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- JPH04347762A JPH04347762A JP12042491A JP12042491A JPH04347762A JP H04347762 A JPH04347762 A JP H04347762A JP 12042491 A JP12042491 A JP 12042491A JP 12042491 A JP12042491 A JP 12042491A JP H04347762 A JPH04347762 A JP H04347762A
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- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 15
- 230000009977 dual effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、システムを停止させる
ことなく多量の画像データ等を容易に転送させることが
できるシステムバスと疎結合したマルチプロセッサシス
テムに関する。
ことなく多量の画像データ等を容易に転送させることが
できるシステムバスと疎結合したマルチプロセッサシス
テムに関する。
【０００２】
【従来の技術】図４は従来の各マルチプロセッサシステ
ムの構成を示すブロック回路図である。図に於いて、１
はシステムバス５側又はローカルバス６側に多数接続さ
れた各ＣＰＵで、各ＣＰＵ１はシステムバス５側のＣＰ
Ｕ（図示せず）と分離してデータ等を処理する。３はシ
ステムバス５側に接続されたグローバルメモリで、グロ
ーバルメモリ３は各ＣＰＵ１に必要な計算データ等が予
め多量に格納されている。４はシステムバス５側に接続
されたＤＭＡＣ（ＤＭＡ Ｃｏｎｔｒｏｌｌｅｒ）で
、システムバス５側のＣＰＵの指令に基づいてグローバ
ルメモリ３に格納された計算データ等を取り出して所望
のメモリに格納させる。７はシステムバス５側に接続さ
れたメモリで、ＤＭＡＣ４のＤＭＡ機能によりグローバ
ルメモリ３に格納されたデータが所望のメモリ７に格納
される。８はシステムバス５とローカルバス６の両方の
バスに接続されたデュアルポートメモリで、ＤＭＡＣ４
のＤＭＡ機能によりシステムバス５を介してグローバル
メモリ３に格納されたデータが所望のデュアルポートメ
モリ８に格納される。尚、デュアルポートメモリ８はシ
ステムバス５側のＣＰＵからのアクセスを受け付けると
共にローカルバス６側のＣＰＵからのアクセスも受け付
ける。９はローカルバス６を介してＣＰＵ１と接続され
たローカルメモリで、ＣＰＵ１によりデュアルポートメ
モリ８に格納されたデータがローカルメモリ９に格納さ
れる。
ムの構成を示すブロック回路図である。図に於いて、１
はシステムバス５側又はローカルバス６側に多数接続さ
れた各ＣＰＵで、各ＣＰＵ１はシステムバス５側のＣＰ
Ｕ（図示せず）と分離してデータ等を処理する。３はシ
ステムバス５側に接続されたグローバルメモリで、グロ
ーバルメモリ３は各ＣＰＵ１に必要な計算データ等が予
め多量に格納されている。４はシステムバス５側に接続
されたＤＭＡＣ（ＤＭＡ Ｃｏｎｔｒｏｌｌｅｒ）で
、システムバス５側のＣＰＵの指令に基づいてグローバ
ルメモリ３に格納された計算データ等を取り出して所望
のメモリに格納させる。７はシステムバス５側に接続さ
れたメモリで、ＤＭＡＣ４のＤＭＡ機能によりグローバ
ルメモリ３に格納されたデータが所望のメモリ７に格納
される。８はシステムバス５とローカルバス６の両方の
バスに接続されたデュアルポートメモリで、ＤＭＡＣ４
のＤＭＡ機能によりシステムバス５を介してグローバル
メモリ３に格納されたデータが所望のデュアルポートメ
モリ８に格納される。尚、デュアルポートメモリ８はシ
ステムバス５側のＣＰＵからのアクセスを受け付けると
共にローカルバス６側のＣＰＵからのアクセスも受け付
ける。９はローカルバス６を介してＣＰＵ１と接続され
たローカルメモリで、ＣＰＵ１によりデュアルポートメ
モリ８に格納されたデータがローカルメモリ９に格納さ
れる。
【０００３】従来のマルチプロセッサシステムは上記の
ように構成されているので、図３（ａ）に於いては（シ
ステムバス５と各ＣＰＵ１及び各メモリ７が接続された
場合）、例えば、システムバス５側のＤＭＡＣ４により
予めグローバルメモリ３に格納された多量の計算データ
等をシステムバス５を介して各メモリ７の所定のアドレ
スに格納する。すると、メモリ７に格納された計算デー
タ等を各ＣＰＵ１は取り出して演算処理等を実行する。 又、図３（ｂ）に於いては（システムバス５と各ＣＰＵ
１のローカルバス６が各デュアルポートメモリ８を介し
て疎結合した場合）、例えば、システムバス５側のＤＭ
ＡＣ４により予めグローバルメモリ３に格納された多量
の計算データ等をシステムバス５を介して所望のデュア
ルポートメモリ８のＲＡＭ（ランダム・アクセス・ポー
ト）に格納する。すると、ＲＡＭに格納されたデータを
ＣＰＵ１がアクセスして演算処理等を行う。更に、図３
（ｃ）に於いては（システムバス５と各ＣＰＵ１のロー
カルバス６が各デュアルポートメモリ８を介して疎結合
され、ローカルバス６にローカルメモリ９が接続された
場合）、例えば、システムバス５側のＤＭＡＣ４により
予めグローバルメモリ３に格納された多量の計算データ
等をシステムバス５を介して各デュアルポートメモリ８
のＲＡＭに格納する。すると、ＣＰＵ１はローカルバス
６を介してデュアルポートメモリ８のＲＡＭに格納され
たデータを一時ローカルメモリ９に格納し、その格納さ
れたデータを取り出して各ＣＰＵ１が演算処理を行う。
ように構成されているので、図３（ａ）に於いては（シ
ステムバス５と各ＣＰＵ１及び各メモリ７が接続された
場合）、例えば、システムバス５側のＤＭＡＣ４により
予めグローバルメモリ３に格納された多量の計算データ
等をシステムバス５を介して各メモリ７の所定のアドレ
スに格納する。すると、メモリ７に格納された計算デー
タ等を各ＣＰＵ１は取り出して演算処理等を実行する。 又、図３（ｂ）に於いては（システムバス５と各ＣＰＵ
１のローカルバス６が各デュアルポートメモリ８を介し
て疎結合した場合）、例えば、システムバス５側のＤＭ
ＡＣ４により予めグローバルメモリ３に格納された多量
の計算データ等をシステムバス５を介して所望のデュア
ルポートメモリ８のＲＡＭ（ランダム・アクセス・ポー
ト）に格納する。すると、ＲＡＭに格納されたデータを
ＣＰＵ１がアクセスして演算処理等を行う。更に、図３
（ｃ）に於いては（システムバス５と各ＣＰＵ１のロー
カルバス６が各デュアルポートメモリ８を介して疎結合
され、ローカルバス６にローカルメモリ９が接続された
場合）、例えば、システムバス５側のＤＭＡＣ４により
予めグローバルメモリ３に格納された多量の計算データ
等をシステムバス５を介して各デュアルポートメモリ８
のＲＡＭに格納する。すると、ＣＰＵ１はローカルバス
６を介してデュアルポートメモリ８のＲＡＭに格納され
たデータを一時ローカルメモリ９に格納し、その格納さ
れたデータを取り出して各ＣＰＵ１が演算処理を行う。
【０００４】
【発明が解決しようとする課題】上記のような従来のマ
ルチプロセッサシステムで構成させた場合、計算に必要
なデータ等は一度グローバルメモリから各プロセッサに
専有されたローカルメモリに転送しなければならず、そ
の際、ローカルバス側のＣＰＵとシステムバス側のＣＰ
Ｕとから同時アクセスすることができるデュアルポート
メモリ８を用いるとコスト高になり、又、同時アクセス
ができないメモリを用いるとＣＰＵを停止させなければ
ならないという問題があった。
ルチプロセッサシステムで構成させた場合、計算に必要
なデータ等は一度グローバルメモリから各プロセッサに
専有されたローカルメモリに転送しなければならず、そ
の際、ローカルバス側のＣＰＵとシステムバス側のＣＰ
Ｕとから同時アクセスすることができるデュアルポート
メモリ８を用いるとコスト高になり、又、同時アクセス
ができないメモリを用いるとＣＰＵを停止させなければ
ならないという問題があった。
【０００５】本発明は、かかる課題を解決するためにな
されたもので、システムバス側でデータ転送させている
際にローカルバス側のＣＰＵを停止させることなくデー
タ処理を実行し、且つ、システムバスと疎結合する安価
なＶＲＡＭを用いてコストの低減ができるシステムバス
と疎結合したマルチプロセッサシステムを得ることを目
的とする。
されたもので、システムバス側でデータ転送させている
際にローカルバス側のＣＰＵを停止させることなくデー
タ処理を実行し、且つ、システムバスと疎結合する安価
なＶＲＡＭを用いてコストの低減ができるシステムバス
と疎結合したマルチプロセッサシステムを得ることを目
的とする。
【０００６】
【課題を解決するための手段】本発明に係るシステムバ
スと疎結合したマルチプロセッサシステムは、システム
バスと疎結合し各ローカルバスを有する各プロセッサが
データ処理を行うシステムに於いて、上記システムバス
に接続され、予めデータが格納されたグローバルメモリ
と、上記システムバスにシリアルアクセスメモリポート
が接続されると共に上記ローカルバスにランダムアクセ
スメモリポートが接続され、上記システムバスを介して
上記グローバルメモリからのデータ及び上記ローカルバ
スを介して上記プロセッサからのデータを格納する各画
像用ＲＡＭと、上記ローカルバスを介して前記専有の画
像用ＲＡＭをもつプロセッサの指令により上記グローバ
ルメモリに格納されたデータ及び上記画像用ＲＡＭに格
納されたデータを上記システムバスを介して相互に相手
側に転送させるデータ転送手段とを備えたものである。
スと疎結合したマルチプロセッサシステムは、システム
バスと疎結合し各ローカルバスを有する各プロセッサが
データ処理を行うシステムに於いて、上記システムバス
に接続され、予めデータが格納されたグローバルメモリ
と、上記システムバスにシリアルアクセスメモリポート
が接続されると共に上記ローカルバスにランダムアクセ
スメモリポートが接続され、上記システムバスを介して
上記グローバルメモリからのデータ及び上記ローカルバ
スを介して上記プロセッサからのデータを格納する各画
像用ＲＡＭと、上記ローカルバスを介して前記専有の画
像用ＲＡＭをもつプロセッサの指令により上記グローバ
ルメモリに格納されたデータ及び上記画像用ＲＡＭに格
納されたデータを上記システムバスを介して相互に相手
側に転送させるデータ転送手段とを備えたものである。
【０００７】
【作用】本発明に於いては、ローカルバスを介して専有
の画像用ＲＡＭをもつプロセッサの指令によりデータ転
送手段は予めグローバルメモリに格納されたデータをシ
ステムバスを介して画像用メモリに書き込む。その際、
ローカルバス側のプロセッサはその画像用メモリを自由
にアクセスすることができる。又、ローカル側のプロセ
ッサでデータ処理され画像用メモリに格納されたデータ
をそのプロセッサの指令によりデータ転送手段はシステ
ムバスを介してグローバルメモリに格納する。その際、
ローカルバス側のプロセッサはその画像用メモリを自由
にアクセスすることができる。
の画像用ＲＡＭをもつプロセッサの指令によりデータ転
送手段は予めグローバルメモリに格納されたデータをシ
ステムバスを介して画像用メモリに書き込む。その際、
ローカルバス側のプロセッサはその画像用メモリを自由
にアクセスすることができる。又、ローカル側のプロセ
ッサでデータ処理され画像用メモリに格納されたデータ
をそのプロセッサの指令によりデータ転送手段はシステ
ムバスを介してグローバルメモリに格納する。その際、
ローカルバス側のプロセッサはその画像用メモリを自由
にアクセスすることができる。
【０００８】
【実施例】図１は本発明の一実施例を示すブロック回路
図であり、１，３，４は従来と同じものである。図に於
いて、２は一方のＳＡＭ（シリアル・アクセス・メモリ
）ポートにシステムバス５が接続され、他方のＲＡＭ（
ランダム・アクセス・メモリ）ポートにＣＰＵ１のロー
カルバス６が接続されたＶＲＡＭで、システムバス５と
ＣＰＵ１のローカルバス６とがＶＲＡＭ２により疎結合
され、システムバス５に接続されたＤＭＡＣ４のＤＭＡ
機能によりグローバルメモリ３に格納された計算データ
等（プログラムも含む）がシステムバス５を介して所望
のＶＲＡＭ２のＳＡＭからＲＡＭに格納される。又、各
ＣＰＵ１で演算処理された計算データがＶＲＡＭ２のＲ
ＡＭに格納され、その計算データがＤＭＡＣ４によりＶ
ＲＡＭ２のＳＡＭからシステムバスを介してグロバルメ
モリ３に格納される。尚、各ＣＰＵ１はグローバルメモ
リ３及び専有のＶＲＡＭ２間のＤＭＡ転送させるために
予めＤＭＡＣ４に対して設定している。
図であり、１，３，４は従来と同じものである。図に於
いて、２は一方のＳＡＭ（シリアル・アクセス・メモリ
）ポートにシステムバス５が接続され、他方のＲＡＭ（
ランダム・アクセス・メモリ）ポートにＣＰＵ１のロー
カルバス６が接続されたＶＲＡＭで、システムバス５と
ＣＰＵ１のローカルバス６とがＶＲＡＭ２により疎結合
され、システムバス５に接続されたＤＭＡＣ４のＤＭＡ
機能によりグローバルメモリ３に格納された計算データ
等（プログラムも含む）がシステムバス５を介して所望
のＶＲＡＭ２のＳＡＭからＲＡＭに格納される。又、各
ＣＰＵ１で演算処理された計算データがＶＲＡＭ２のＲ
ＡＭに格納され、その計算データがＤＭＡＣ４によりＶ
ＲＡＭ２のＳＡＭからシステムバスを介してグロバルメ
モリ３に格納される。尚、各ＣＰＵ１はグローバルメモ
リ３及び専有のＶＲＡＭ２間のＤＭＡ転送させるために
予めＤＭＡＣ４に対して設定している。
【０００９】本発明のＶＲＡＭを用いてシステムバスと
疎結合したマルチプロセッサシステムは上記のように構
成されており、図２はグローバルメモリに格納された計
算データをＶＲＡＭに格納するタイミングチャート、図
３はＶＲＡＭに格納されたデータをクローバルメモリに
格納するタイミングチャートであり、その動作を説明す
る。
疎結合したマルチプロセッサシステムは上記のように構
成されており、図２はグローバルメモリに格納された計
算データをＶＲＡＭに格納するタイミングチャート、図
３はＶＲＡＭに格納されたデータをクローバルメモリに
格納するタイミングチャートであり、その動作を説明す
る。
【００１０】先ず、図１及び図２に於いて、或るＣＰＵ
１がグローバルメモリ３に格納された所望の計算データ
を専有のＶＲＡＭ２に格納させるためにＤＭＡＣ４に対
してＤＭＡ転送（グローバルメモリ３→ＶＲＡＭ２間）
の指令を出力し、その後、専有のＶＲＡＭ２のＳＡＭを
入力モードにするために疑似ライト転送が行われる。Ｄ
ＭＡＣ４はＣＰＵ１からの指令により、システムバス５
を使用するバス権の獲得をすると共に、計算データが格
納されたグローバルメモリ３に対してアドレス指定して
所望の計算データを取り出し、その取り出された計算デ
ータをシステムバス５を介してＶＲＡＭ２のＳＡＭに書
き込む。そして、ＳＡＭに書き込まれた計算データはラ
イト転送によってＶＲＡＭ２のＲＡＭに転送される。Ｃ
ＰＵ１はＤＭＡＣ４がグローバルメモリ３からＶＲＡＭ
２のＳＡＭにＤＭＡ転送をしている場合、他の処理を行
うために専有のＶＲＡＭ２のＲＡＭをアクセスすること
ができる。従って、ＣＰＵ１はある処理を実行している
間にＤＭＡＣ４によるＤＭＡ転送により必要な計算デー
タ又はプログラムを専有のＶＲＡＭ２に予め格納してお
くことができる。
１がグローバルメモリ３に格納された所望の計算データ
を専有のＶＲＡＭ２に格納させるためにＤＭＡＣ４に対
してＤＭＡ転送（グローバルメモリ３→ＶＲＡＭ２間）
の指令を出力し、その後、専有のＶＲＡＭ２のＳＡＭを
入力モードにするために疑似ライト転送が行われる。Ｄ
ＭＡＣ４はＣＰＵ１からの指令により、システムバス５
を使用するバス権の獲得をすると共に、計算データが格
納されたグローバルメモリ３に対してアドレス指定して
所望の計算データを取り出し、その取り出された計算デ
ータをシステムバス５を介してＶＲＡＭ２のＳＡＭに書
き込む。そして、ＳＡＭに書き込まれた計算データはラ
イト転送によってＶＲＡＭ２のＲＡＭに転送される。Ｃ
ＰＵ１はＤＭＡＣ４がグローバルメモリ３からＶＲＡＭ
２のＳＡＭにＤＭＡ転送をしている場合、他の処理を行
うために専有のＶＲＡＭ２のＲＡＭをアクセスすること
ができる。従って、ＣＰＵ１はある処理を実行している
間にＤＭＡＣ４によるＤＭＡ転送により必要な計算デー
タ又はプログラムを専有のＶＲＡＭ２に予め格納してお
くことができる。
【００１１】又、図１及び図３に於いて、或るＣＰＵ１
が演算処理してＶＲＡＭ２のＲＡＭに格納された計算デ
ータをグローバルメモリ３に再び格納させるために、そ
のＣＰＵ１はＤＭＡＣ４に対してＤＭＡ転送（ＶＲＡＭ
２→グローバルメモリ間）の指令を出力する。ＤＭＡＣ
４はＣＰＵ１から指令により、システムバス権を獲得す
ると共に、計算データが格納されたＶＲＡＭ２のＲＡＭ
に対してアドレス指定する。ＶＲＡＭは所望の計算デー
タをＲＡＭからＳＡＭにリード転送し、ＤＭＡＣは、そ
の取り出された計算データをＳＡＭからシステムバス５
を介してグローバルメモリ３に書き込みを行う。ＣＰＵ
１はＤＭＡＣ４がＶＲＡＭ２のＳＡＭからグローバルメ
モリ３にＤＭＡ転送をしている場合、他の処理を行うた
めに専有のＶＲＡＭ２のＲＡＭをアクセスすることがで
きる。
が演算処理してＶＲＡＭ２のＲＡＭに格納された計算デ
ータをグローバルメモリ３に再び格納させるために、そ
のＣＰＵ１はＤＭＡＣ４に対してＤＭＡ転送（ＶＲＡＭ
２→グローバルメモリ間）の指令を出力する。ＤＭＡＣ
４はＣＰＵ１から指令により、システムバス権を獲得す
ると共に、計算データが格納されたＶＲＡＭ２のＲＡＭ
に対してアドレス指定する。ＶＲＡＭは所望の計算デー
タをＲＡＭからＳＡＭにリード転送し、ＤＭＡＣは、そ
の取り出された計算データをＳＡＭからシステムバス５
を介してグローバルメモリ３に書き込みを行う。ＣＰＵ
１はＤＭＡＣ４がＶＲＡＭ２のＳＡＭからグローバルメ
モリ３にＤＭＡ転送をしている場合、他の処理を行うた
めに専有のＶＲＡＭ２のＲＡＭをアクセスすることがで
きる。
【００１２】この様に、システムバス側に接続されたＶ
ＲＡＭ２はＳＡＭを使用しているためシリアルアクセス
しかできないが、その間に於いて、ＣＰＵ１はシステム
バスから殆ど影響されずにＶＲＡＭ２のＲＡＭをアクセ
スすることができる。又、ＣＰＵ１によるデータ処理と
ＤＭＡＣ４による転送処理が同時に行われるので、デー
タ転送にかかる時間がデータ処理時間にかくれて見掛け
上による転送時間がなくなる。尚、上記実施例では、Ｄ
ＭＡＣ４を用いてデータ転送をさせているがＤＭＡＣに
限定することなくデータ転送用のプロセッサを用いても
よい。
ＲＡＭ２はＳＡＭを使用しているためシリアルアクセス
しかできないが、その間に於いて、ＣＰＵ１はシステム
バスから殆ど影響されずにＶＲＡＭ２のＲＡＭをアクセ
スすることができる。又、ＣＰＵ１によるデータ処理と
ＤＭＡＣ４による転送処理が同時に行われるので、デー
タ転送にかかる時間がデータ処理時間にかくれて見掛け
上による転送時間がなくなる。尚、上記実施例では、Ｄ
ＭＡＣ４を用いてデータ転送をさせているがＤＭＡＣに
限定することなくデータ転送用のプロセッサを用いても
よい。
【００１３】
【発明の効果】以上のように本発明によれば、画像用メ
モリを用いてシステムバスとローカルバスとを疎結合し
てシステムバス間でデータ転送させるようにしたので、
ローカルバス側のプロセッサを一時停止させることなく
データ処理が実行され、且つ、画像用メモリを使用する
ことによりコストが低減される。
モリを用いてシステムバスとローカルバスとを疎結合し
てシステムバス間でデータ転送させるようにしたので、
ローカルバス側のプロセッサを一時停止させることなく
データ処理が実行され、且つ、画像用メモリを使用する
ことによりコストが低減される。
【図１】本発明の一実施例を示すブロック回路図である
。
。
【図２】グローバルメモリに格納された計算データをＶ
ＲＡＭに格納するタイミングチャートである。
ＲＡＭに格納するタイミングチャートである。
【図３】ＶＲＡＭに格納されたデータをグローバルメモ
リに格納するタイミングチャートである。
リに格納するタイミングチャートである。
【図４】従来の各マルチプロセッサシステムの構成を示
すブロック回路図である。
すブロック回路図である。
１ ＣＰＵ
２ ＶＲＡＭ
３ グローバルメモリ
４ ＤＭＡＣ
５ システムバス
６ ローカルバス
Claims (1)
- 【請求項１】 システムバスと疎結合し各ローカルバ
スを有する各プロセッサがデータ処理を行うシステムに
於いて、前記システムバスに接続され、予めデータが格
納されたグローバルメモリと、前記システムバスにシリ
アルアクセスメモリポートが接続されると共に、前記ロ
ーカルバスにランダムアクセスメモリポートが接続され
、前記システムバスを介して前記グローバルメモリから
のデータ及び前記ローカルバスを介して前記プロセッサ
からのデータが格納される各画像用ＲＡＭと、前記ロー
カルバスを介して前記専有の画像用ＲＡＭをもつプロセ
ッサの指令により前記グローバルメモリに格納されたデ
ータ及び前記画像用ＲＡＭに格納されたデータを前記シ
ステムバスを介して相互に相手側に転送させるデータ転
送手段とを備えたことを特徴とするシステムバスと疎結
合したマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12042491A JPH04347762A (ja) | 1991-05-24 | 1991-05-24 | システムバスと疎結合したマルチプロセッサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12042491A JPH04347762A (ja) | 1991-05-24 | 1991-05-24 | システムバスと疎結合したマルチプロセッサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04347762A true JPH04347762A (ja) | 1992-12-02 |
Family
ID=14785880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12042491A Pending JPH04347762A (ja) | 1991-05-24 | 1991-05-24 | システムバスと疎結合したマルチプロセッサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04347762A (ja) |
-
1991
- 1991-05-24 JP JP12042491A patent/JPH04347762A/ja active Pending
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