JPH0435044A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH0435044A JPH0435044A JP14305990A JP14305990A JPH0435044A JP H0435044 A JPH0435044 A JP H0435044A JP 14305990 A JP14305990 A JP 14305990A JP 14305990 A JP14305990 A JP 14305990A JP H0435044 A JPH0435044 A JP H0435044A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体基板を貼り合わせて絶縁膜上に薄い半導
体基板層を形成した半導体基板の製造方法に関する。
体基板層を形成した半導体基板の製造方法に関する。
本発明は欠陥密度の高い半導体基板の表面に欠陥密度の
低い半導体基板層を形成した半導体基板を絶縁膜を介し
て別の基板に貼り合わせて、研磨と、高い欠陥密度によ
る選択エツチング、更に犠牲酸化とを組み合わせて、絶
縁膜上に１μｍ以下の均一で薄い半導体基板層を有する
半導体基板の製造方法を提供するものである。
低い半導体基板層を形成した半導体基板を絶縁膜を介し
て別の基板に貼り合わせて、研磨と、高い欠陥密度によ
る選択エツチング、更に犠牲酸化とを組み合わせて、絶
縁膜上に１μｍ以下の均一で薄い半導体基板層を有する
半導体基板の製造方法を提供するものである。
従来、絶縁膜上に薄い半導体基板層を形成する方法とし
て、貼り合わせ基板が知られている。
て、貼り合わせ基板が知られている。
第２図（ａｌ〜（Ｃ）は従来の貼り合わせ半導体基板の
製造工程順断面図である。
製造工程順断面図である。
半導体基板２１に酸化膜２３を形成する（第２図（ａｌ
参照）。前記半導体基板２１を酸化膜２３を介して別の
貼り合わせ基板２４に貼り合わせる（第２図（ｂｌ参照
）。前記半導体基板２１を薄く研磨して、従来の貼り合
わせ半導体基板は完成する（第２図（Ｃ１参照） 〔発明が解決しようとする課題〕 絶縁膜上の半導体基板２１の厚みは１μｍ以下が望まし
いが、半導体基板全面を１μｍ以下に均一に研磨するこ
とは困難で、半導体基板２１の厚みは２〜３μｍ程度に
するのが限界であった。
参照）。前記半導体基板２１を酸化膜２３を介して別の
貼り合わせ基板２４に貼り合わせる（第２図（ｂｌ参照
）。前記半導体基板２１を薄く研磨して、従来の貼り合
わせ半導体基板は完成する（第２図（Ｃ１参照） 〔発明が解決しようとする課題〕 絶縁膜上の半導体基板２１の厚みは１μｍ以下が望まし
いが、半導体基板全面を１μｍ以下に均一に研磨するこ
とは困難で、半導体基板２１の厚みは２〜３μｍ程度に
するのが限界であった。
本発明は前記課題を解決するために、欠陥密度の高い半
導体基板表面に、欠陥密度が低く厚みも薄いエピタキシ
ャル層を形成し、この基板を別の貼り合わせ基板に絶縁
膜を介して貼り合わせて、研磨と欠陥密度高低差による
選択エツチング、更に犠牲酸化とを３■み合わせて、欠
陥密度の高い半導体基板を除去して、絶縁膜上に欠陥密
度の低いエピタキシャル基板層のみを残して、絶縁膜上
に薄く、かつ均一な膜厚の半導体基板層を形成するもの
である。
導体基板表面に、欠陥密度が低く厚みも薄いエピタキシ
ャル層を形成し、この基板を別の貼り合わせ基板に絶縁
膜を介して貼り合わせて、研磨と欠陥密度高低差による
選択エツチング、更に犠牲酸化とを３■み合わせて、欠
陥密度の高い半導体基板を除去して、絶縁膜上に欠陥密
度の低いエピタキシャル基板層のみを残して、絶縁膜上
に薄く、かつ均一な膜厚の半導体基板層を形成するもの
である。
以下本発明の１実施例を図面を用いて詳細に説明する。
第１図は本発明の製造方法の工程順断面図である。半導
体基板にイオン注入を行った後に酸素雰囲気中で熱処理
を行うと半導体基板内に転移網が発生し欠陥密度の高い
半導体基板１が出来上がる（第１図（ａｌ参照）。次に
前記半導体基板１に欠陥密度の極端に低いエピタキシャ
ル層（以下エビ層と記す）２を形成する（第１図（ｂｌ
参照）。次に前記エビ層２の表面に酸化膜３を形成する
（第１図（Ｃ）参照）。次に前記酸化膜３を介して別の
貼り合わせ基板４に前記半導体基板１を貼り合わせる（
第１図ｆｆｌ参照）。次に貼り合わせた半導体基板１を
研磨する。機械的研磨は半導体基板１を薄くするスピー
ドが速いが、厚みムラが大きいので欠陥密度の高い半導
体基板Ｉを薄く残している（第１図ｆｆｌ参照）。次に
欠陥密度の高い半導体基板１のみを選択的にエツチング
するために、例えば、フッ酸、硝酸、酢酸を１＝３：８
に混合したエツチング液に貼り合わせた半導体基＋Ｉｉ
、 １を浸す、欠陥密度の高い半導体基板１は欠陥密度
のはるかに低いエビ層２に較ベエソチングスピードがは
るかに速いために欠陥密度の高い半導体基板１のみが選
択的に除去され、エビ層２は残る（第１図ｆｆｌ参照）
。したがって酸化膜３の上の半導体基板はエビ層２のみ
で、その厚みはエビ層２を成長さセた時のエビ層の厚み
でほぼ決まる。エビ層の厚みの制御は容易で厚みムラは
ほとんど生じない。そこで研磨によって生じた酸化膜３
の上の半導体基板１の厚みムラを無くすことは出来る。
体基板にイオン注入を行った後に酸素雰囲気中で熱処理
を行うと半導体基板内に転移網が発生し欠陥密度の高い
半導体基板１が出来上がる（第１図（ａｌ参照）。次に
前記半導体基板１に欠陥密度の極端に低いエピタキシャ
ル層（以下エビ層と記す）２を形成する（第１図（ｂｌ
参照）。次に前記エビ層２の表面に酸化膜３を形成する
（第１図（Ｃ）参照）。次に前記酸化膜３を介して別の
貼り合わせ基板４に前記半導体基板１を貼り合わせる（
第１図ｆｆｌ参照）。次に貼り合わせた半導体基板１を
研磨する。機械的研磨は半導体基板１を薄くするスピー
ドが速いが、厚みムラが大きいので欠陥密度の高い半導
体基板Ｉを薄く残している（第１図ｆｆｌ参照）。次に
欠陥密度の高い半導体基板１のみを選択的にエツチング
するために、例えば、フッ酸、硝酸、酢酸を１＝３：８
に混合したエツチング液に貼り合わせた半導体基＋Ｉｉ
、 １を浸す、欠陥密度の高い半導体基板１は欠陥密度
のはるかに低いエビ層２に較ベエソチングスピードがは
るかに速いために欠陥密度の高い半導体基板１のみが選
択的に除去され、エビ層２は残る（第１図ｆｆｌ参照）
。したがって酸化膜３の上の半導体基板はエビ層２のみ
で、その厚みはエビ層２を成長さセた時のエビ層の厚み
でほぼ決まる。エビ層の厚みの制御は容易で厚みムラは
ほとんど生じない。そこで研磨によって生じた酸化膜３
の上の半導体基板１の厚みムラを無くすことは出来る。
更にエビ層２の表面の酸化により酸化膜５を形成するこ
とによりエビ層２の厚みをより薄く制御し、選択工。
とによりエビ層２の厚みをより薄く制御し、選択工。
チングにより生じたエビ層２の表面の欠陥も取り除くこ
とができる（第１図（６）参照）。そして酸化膜５をエ
ソヂング除去して本発明の半導体基板を完成させること
ができる（第１図ｆｆｌ参照）。
とができる（第１図（６）参照）。そして酸化膜５をエ
ソヂング除去して本発明の半導体基板を完成させること
ができる（第１図ｆｆｌ参照）。
また、エビ層の厚みが所望の厚みより厚い場合は、酸化
膜５を形成し除去する工程（第１・図（蜀〜（ｈ）参照
）を繰り返せば良いことは明らかであり、これによって
絶縁膜上の半導体基板層の厚みを０．５ｕｍ以下にする
ことが可能である。
膜５を形成し除去する工程（第１・図（蜀〜（ｈ）参照
）を繰り返せば良いことは明らかであり、これによって
絶縁膜上の半導体基板層の厚みを０．５ｕｍ以下にする
ことが可能である。
本発明は、以上説明したように簡単で大量生産に適した
方法により、□絶縁膜上に１８ｍ以下の均一で薄い半導
体基板層を有する半導体基板を実現することにより、理
想的な絶縁膜分離と接合容量を実現した高速ＭＯ３集積
回路等に用いる半導体基板を大量生産することが可能で
ある。
方法により、□絶縁膜上に１８ｍ以下の均一で薄い半導
体基板層を有する半導体基板を実現することにより、理
想的な絶縁膜分離と接合容量を実現した高速ＭＯ３集積
回路等に用いる半導体基板を大量生産することが可能で
ある。
第１図＋ａ）〜（ｈｌは本発明の半導体基板の製造方法
の工程順断面図、第２図（ａｌ〜ｔｅｌは従来の貼り合
わせ半導体基板の製造工程順断面図である。 半導体基板 エビ層 酸化膜 張り合わせ基板 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 第１ 図 第２図
の工程順断面図、第２図（ａｌ〜ｔｅｌは従来の貼り合
わせ半導体基板の製造工程順断面図である。 半導体基板 エビ層 酸化膜 張り合わせ基板 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助 第１ 図 第２図
Claims (1)
- 【特許請求の範囲】 欠陥密度の高い半導体基板表面に、欠陥密度の低い層
を形成する工程と、 前記欠陥密度の低い層の上に絶縁膜を介して基板を貼り
合わせる工程と、 前記欠陥密度の高い半導体基板を研磨し薄くする工程と
、 前記欠陥密度の高い半導体基板をエッチング除去する工
程とから成る半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143059A JP2981673B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2143059A JP2981673B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435044A true JPH0435044A (ja) | 1992-02-05 |
| JP2981673B2 JP2981673B2 (ja) | 1999-11-22 |
Family
ID=15329956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2143059A Expired - Lifetime JP2981673B2 (ja) | 1990-05-31 | 1990-05-31 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2981673B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838690A (ja) * | 1971-09-17 | 1973-06-07 | ||
| JPS4956588A (ja) * | 1972-09-30 | 1974-06-01 | ||
| JPH01115143A (ja) * | 1987-10-29 | 1989-05-08 | Fujitsu Ltd | 半導体基板の製造方法 |
-
1990
- 1990-05-31 JP JP2143059A patent/JP2981673B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4838690A (ja) * | 1971-09-17 | 1973-06-07 | ||
| JPS4956588A (ja) * | 1972-09-30 | 1974-06-01 | ||
| JPH01115143A (ja) * | 1987-10-29 | 1989-05-08 | Fujitsu Ltd | 半導体基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2981673B2 (ja) | 1999-11-22 |
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