JPH0465126A - 半導体基板の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は半導体基板の製造方法に関し、特に所定厚で精
度の良い半導体層を有する接着半導体基板の製造方法に
関する。

（従来の技術） 従来から半導体集積回路の回路素子を形成する際に、他
の回路素子と分離された島状になった回路素子を形成す
るために、例えば周囲（側面と底面）をある誘電体によ
り完全に包囲する構造の誘電体分離方法がある。

第３図にこのような誘電体分離構造を有する半導体装置
の一例の断面図を示す。すなわち、１は第１の半導体基
板であり、これは上層側の半導体層２に半導体活性層を
形成し、下層側に絶縁層（Ｓ　ｉ０２　）３を形成する
ものである。４は第２の半導体基板であり、これは前記
絶縁層３の下層と成るように接着されている。前記半導
体層２およびこの上層に回路素子５の要部が形成されて
おり、半導体層２に高濃度ｎ形シリコン層６が形成され
、この上層に低濃度ｎ形シリコン層７か形成されている
。

また前記低濃度ｎ形シリコン層７の上面部にはｎ形不純
物拡散層８とｐ形不純物拡散層９とが離間して形成され
、さらにこのｐ形不純物拡散層９の上面部にはｎ形不純
物拡散層１０が形成されている。

そして回路素子５は底面が前記絶縁層３で分離され、側
面が四方に溝を設けることによって他の回路素子と分離
している。つまり四方の溝の両側面に沿って絶縁膜（Ｓ
　ｉ０２　）　１１および１２で囲み、その中に多結晶
シリコン層１３が形成されていて、絶縁膜の中に多結晶
シリコン層が介在した壁のような構造により周囲を取り
囲み、回路素子５と他の回路素子とを分離している。

このような誘電体分離構造を有する半導体装置を形成す
るについては、半導体基板として特に重要な項目は、半
導体層２の層厚が均一かつ正確に制御されていなければ
ならないことである。例えば所定厚を１，５μｍとする
と±０．５μｍ以下の誤差であることが望ましい。半導
体層２の層厚精度か悪い場合には高濃度ｎ形シリコン層
６のシート抵抗か均一にならない、あるいは回路素子を
分離する四方の溝の深さの制御が十分にできないため、
素子間の分離が完全でなく、素子間で導通してしまう等
の影響が出てしまう。

そして、その半導体基板を製造するには、従来、次のよ
うな方法が行われていた。

第４図は製造工程を工程順に示すもので、第４図（ａ）
は第１のシリコン基板の酸化工程で、ｎ形シリコン基板
で成る第１のシリコン基板１５の表面を酸化し、二酸化
シリコン（Ｓ　ｌ　０２　）の酸化物層１６を形成する
。１７は第２のシリコン基板で、その上面は高平坦度（
ＴＴＶ≦１μｍ）に形成されている。同図（ｂ）は接着
工程で、第１のシリコン基板の酸化物層１６の下面と第
２のシリコン基板１７の高平坦度の上面とを接合し、熱
処理を加えて側基板を接着する。なお接着を強固にする
熱処理時に、処理条件によって薄い酸化膜１８が基板表
面に形成される場合がある。同図（Ｃ）は粗研削工程で
、前工程で接着して得た基板の第１のシリコン基板１５
の上面を所定厚にグラインダー等を用いて粗研削する。

同図（ｄ）は加工歪除去工程で、ＨＦ−ＨＮＯ３系ある
いはＫＯＨ系エツチング液により、粗研削した基板の粗
研削による加工歪と薄い酸化膜１８を除去する。同図（
ｅ）は研磨工程で、加工歪を除去した基板の第１のシリ
コン基板１５の上面を無歪鏡面研磨し、所定厚の半導体
層１９を形成する。

なお同図（ｆ）、（ｇ）の各工程は、さらに半導体層１
９を半導体活性層として形成するために、半導体層１９
に高濃度ｎ形不純物を拡散し高濃度ｎ形シリコン層２０
を形成する拡散工程と、高濃度ｎ形シリコン層２０の上
層に低濃度ｎ形シリコン層２１をエピタキシャル成長に
より形成するエピタキシャル成長工程である。

このような製造方法で形成される従来の半導体基板にお
いては、第２のシリコン基板１７にシリコン基板として
は高平坦度（ＴＴＶ≦１μｍ）の基板を使用しているに
もかかわらず、研磨工程後における半導体層１９の厚さ
のバラツキが大きなものになってしまう。つまり所定厚
を１．５μｍとして研磨した後の半導体層１９の厚さを
測定すると、面内バラツキは平均で２〜３μｍに達し、
バラツキ１μｍ以下の歩留は５％程度となり、量産的に
高精度の半導体層を有する半導体基板を形成することは
困難であった。

（発明が解決しようとする課題） 上記のような状況に鑑みて本発明はなされたもので、そ
の目的とするところは接着半導体基板に形成される半導
体層の厚さが、所定厚で精度が良く、量産上においても
高歩留が得られるものである半導体基板の製造方法を提
供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の半導体基板の製造方法は、第１および第２の半
導体基板の鏡面研磨された各一方面を互いに接着した後
に、前記第１の半導体基板の他方面を粗研削し、その後
加工歪除去エツチングし、続いて前記第１の半導体基板
の他方面を鏡面研磨して接着部との間に所定厚の半導体
層を形成するに際し、前記第２の半導体基板の他方面上
に誘電体層を設けて加工歪除去エツチングを行うことを
特徴とするものである。

（作用） 上記のように構成された半導体基板の製造方法は、第２
の半導体基板の他方面上に誘電体層を設けて加工歪除去
エツチングを行うことにより、加工工程中の加工基準面
となる第２の半導体基板の他方面の形状変化、特に加工
歪除去エツチング時に生じる形状変化が押さえられ、第
１の半導体基板の接着部上に形成される半導体層の厚さ
も所定厚で精度が良く、量産上においても高歩留が得ら
れるものである。

（実施例） 以下、本発明の一実施例を第１図および第２図を参照し
て説明する。

第１図は本発明の半導体基板の製造方法を示す工程図、
第２図は半導体層の層厚分布図である。

第１図（ａ）は第１のシリコン基板の酸化工程で、例え
ば直径１２５ｍｍ、厚さ６２５μｍ、比抵抗１ないし２
Ω・（７）の表面が鏡面研磨されたｎ形シリコン基板で
成る第１のシリコン基板２５の表面を酸化し、鏡面研磨
面に厚さ１μｍの二酸化シリコン（Ｓ　１０２　）の第
１の誘電体層２６を形成する。なお２７は第２のシリコ
ン基板で、例えば直径１２５＋ｎ。

厚さ６２５μｍ、比抵抗５ないし１０Ω・口の表面が高
平坦度（ＴＴＶ≦１μｍ）に鏡面研磨されたｎ形シリコ
ン基板で成っている。

同図（ｂ）は接着工程で、第１の誘電体層２６の下面と
、第２のシリコン基板２７の高平坦度な上面との鏡面同
士を対面するようにして大気中、室温で接合させる。そ
の後、この基板をＮ　２　＋　０２−４：１（容積比）
の雰囲気ガス中で１１００℃、２時間の熱処理を施し、
第１と第２のシリコン基板を接着する。

そして接着した基板の外周の未接着部分を除去するため
に、接着時の熱処理で形成された二酸化シリコン（Ｓ　
ｉ０２　）の薄い酸化膜２８の外周部分の除去を行いな
がら直径１００龍に成形する。

同図（Ｃ）は酸化工程で、前工程で直径１００ｍｍに成
形した基板をＨ２：０２−１：１（容積比）の雰囲気ガ
ス中で１１００℃、３時間の熱処理を施し、この基板の
表面を次工程以降で必要とされる、特に加工歪除去工程
でのエツチング終了後でも残存する所定厚以上、例えば
厚さ１μｍの二酸化シリコン（Ｓ　ｌ　０２　）の第２
の誘電体層２９で覆う。

同図（ｄ）は粗研削工程で、前工程で表面を第２の誘電
体層で覆った基板の第１のシリコン基板２５の上面を、
第１の誘電体層２Ｂ上の厚さか約２５μｍになるまでグ
ラインダー等を用いて粗研削する。

なお第２のシリコン基板２７の下面の第２の誘電体層２
９は、そのまま残しておく。

同図（ｅ）は加工歪除去工程で、ＨＦ−ＨＮＯ３系エツ
チング液により、前工程で粗研削した基板の粗研削によ
る加工歪を両面で約１０μｍエツチングすることにより
除去する。加工歪の除去と共に第２の誘電体層２９はエ
ツチングされるが本工程後においても残存する。なおエ
ツチングによる加工歪の除去量は前工程での粗研削量に
より加減し、所要量を決定する。

同図（ｆ）は研磨工程で、前工程で加工歪を除去した基
板の第１のシリコン基板２５の上面を通常のシリコン基
板の鏡面研磨工程で用いいられる、例えば機械化学研磨
（ｍｅｃｈａｎｏ−ｃｈｅｍｉｃａｌ　ｐｏｌｉｓｈｉ
ｎｇ）で、基板中央の平均厚さか１，５μｍになるよう
に無歪鏡面研磨を行い、所望の半導体層３０を得る。

以上の工程を経て、所定厚の半導体層３０を有する半導
体基板を形成する。

そして、この様な工程で２５枚の本実施例に係わる半導
体基板のサンプルを作成した。第２図に前記サンプルの
半導体層３０の層厚を測定した結果を示した。図は、横
軸に面内バラツキをとり、縦軸に構成比率をとって示す
層厚分布図である。

これからも明らかなように、半導体層の層厚の面内バラ
ツキの幅は小さく、面内バラツキの平均は０．８７μｍ
であり、バラツキが１μｍ以下の歩留は９２％であった
。

これに対し、比較例として上記の工程のうちで第１図（
ｄ）の粗研削工程で第１のシリコン基板２５の上面を第
１の誘電体層２６上の厚さか約２５μｍになるまでグラ
インダー等を用いて粗研削した後に、第２の誘電体層２
９をエツチングにより除去し、次の同図（ｅ）の加工歪
除去工程以降を実行して、前記第４図の従来技術と同等
の２５枚の半導体基板のサンプルを作成した。そして第
５図に比較例のサンプルの半導体層の層厚を測定した結
果を示した。同図は第２図と同様に横軸に面内バラツキ
をとり、縦軸に構成比率をとって示す層厚分布図である
。

これによれば、半導体層の層厚の面内バラツキの幅は大
きく、面内バラツキの平均は２．５μｍであり、バラツ
キが１μｍ以下の歩留は５％であった。

このように、実施例と比較例との半導体層の厚さのバラ
ツキについては大きな差があり、実施例に係わる半導体
基板では面内バラツキが小さくなり層厚の精度が高く、
高歩留で安定的に実現できるため、量産化する上で適し
たものである。また前述の誘電体分離構造を有する半導
体装置を量産化するに当っても好適なものである。

尚、上記の実施例においては第２のシリコン基板２７の
下面への所定厚の第２の誘電体層２９の形成を、接着し
た基板の外周部分の除去成形を行った後に行っているか
、これに限らず、例えば接着工程の熱処理時に同時に条
件を整えて所定厚の第２の誘電体層となる酸化物層を形
成したり、粗研削工程の前の酸化工程を省略し、粗研削
工程の後に誘電体層形成工程を設け、この工程で第２の
シリコン基板２７の下面にＣＶＤ　（Ｃｈｅｓｊｃａｌ
　Ｖａｐｏｒ　Ｄｅ−ｐｏｓｉｔｉｏｎ）法により所定
厚の第２の誘電体層を形成したり、あるいはこの工程で
熱酸化により所定厚の酸化物層（第２の誘電体層）を形
成した後に、第２のシリコン基板２７の下面側をレジス
ト等で保護しておき、第１のシリコン基板２５の上面側
の酸化物層（第２の誘電体層）を通常用いる手段で除去
してもよい。

また上記の実施例においては研磨工程以降を、第２のシ
リコン基板２７の下面側の第２の誘電体層２９を残した
ままで行っているが、要は加工歪除去のエツチング時、
開始から終了までの間、第２の誘電体層２９が形成され
ていればよく、エツチングの終了した後であれば第２の
誘電体層２９を除去してもよい。

さらに上記の実施例においては第１の半導体基板である
第１のシリコン基板２５と第２の半導体基板である第２
のシリコン基板２７との接着部にＭｌの誘電体層２６を
介在させた接着半導体基板を用いて説明したが、必ずし
も接着部に誘電体層を介在させる必要はなく、直接箱１
および第２の半導体基板を接着して形成する接着半導体
基板でもよい等、要旨を逸脱しない範囲内で適宜変更し
て本発明は実施し得るものである。

［発明の効果］ 以上の説明から明らかなように、本発明は、接着半導体
基板に所定厚の半導体層を形成するに際し、第２の半導
体基板の他方面上に誘電体層を設けて加工歪除去エツチ
ングを行うことにより、第１の半導体基板の接着部上に
形成される半導体層は所定厚で精度か良く、量産上にお
いても高歩留で、安定的に得らる効果を有するものであ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す工程図、第２図はＮ１
図に係わる半導体層の層厚分布を示す分布図、第３図は
誘電体分離構造を有する半導体装置を示す断面図、第４
図は従来例を示す工程図、第５図は比較例における層厚
分布を示す分布図である。 ２５・・・第１のシリコン基板（第１の半導体基板）、
２７・・第２のシリコン基板（第２の半導体基板）、２
９・・・第２の誘電体層（誘電体層）、３０・・・半導
体層。

Claims (1)

【特許請求の範囲】
1. 第１および第２の半導体基板の鏡面研磨された各一方面
   を互いに接着した後に、前記第１の半導体基板の他方面
   を粗研削し、その後加工歪除去エッチングし、続いて前
   記第１の半導体基板の他方面を鏡面研磨して接着部との
   間に所定厚の半導体層を形成するに際し、前記第２の半
   導体基板の他方面上に誘電体層を設けて加工歪除去エッ
   チングを行うことを特徴とする半導体基板の製造方法。