JPH0435103A - ディジタル信号の複素化方法、リアル化方法およびその装置 - Google Patents
ディジタル信号の複素化方法、リアル化方法およびその装置Info
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- JPH0435103A JPH0435103A JP2135912A JP13591290A JPH0435103A JP H0435103 A JPH0435103 A JP H0435103A JP 2135912 A JP2135912 A JP 2135912A JP 13591290 A JP13591290 A JP 13591290A JP H0435103 A JPH0435103 A JP H0435103A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明１１ＲＦ帯などに変調された信号を、ディジタル
信号処理する際の、ディジタル信号の周波数変換 フィ
ルタリングを含む複素叱方ン夫 リアル化方法および
その装置に関するものである。
信号処理する際の、ディジタル信号の周波数変換 フィ
ルタリングを含む複素叱方ン夫 リアル化方法および
その装置に関するものである。
従来の技術
従来は 第３図（ａ）に示ずように ｆ／２〜３ｆ／２
の周波数域にあるｆの帯域を持つ信号３０１を、第３図
（ｅ）のように −ｆ／２−ｆ／２の周波数域に周波数
変換して、複素信号３０４を得るために（戴 第３図（
ｂ）のように ４ｆのザンプリング周波数でディジタル
化し 次に複素数ｅｘｐ（−ｊｎπ／２）を乗算するこ
とにより、第３図（Ｃ）のように 周波数シフトする。
の周波数域にあるｆの帯域を持つ信号３０１を、第３図
（ｅ）のように −ｆ／２−ｆ／２の周波数域に周波数
変換して、複素信号３０４を得るために（戴 第３図（
ｂ）のように ４ｆのザンプリング周波数でディジタル
化し 次に複素数ｅｘｐ（−ｊｎπ／２）を乗算するこ
とにより、第３図（Ｃ）のように 周波数シフトする。
（ここで、ｎ Ｉ＆ 入力ディジタル信号系列の何
番目かを示している。）さらに 特性３０３のフィルタ
により、第３図（ｄ）に示ずように−ｆ／２〜ｆ／２の
周波数域のみ取り出す。これを１／４デシメーシヨンす
ることにより、第３図（ｅ）に示すよう？Ｑ複素信号３
０４を得ていｔも また逆に 第３図（ｅ）のように
−ｆ／２〜ｆ／２の周波数域にあるｆの帯域を持っ複
素信号３０４を、第３図（ｂ）のように ｆ／２〜３ｆ
／２の周波数域に周波数変換して、実信号３０２を、得
るためには 複素信号３０４を４倍インターポーレーシ
ョンレ 特性３０５のフィルタにより、第３図（ｄ）に
示すよう（二 −ｆ／２〜ｆ／２の周波数域のみ取り出
す。次に複素数ｅｘｐ（−ｊｎπ／２）を乗算すること
により、第３図（ｂ′）のよう（へ 周波数シフトする
。このデータのリアル部のみを取り出すことにより、第
３図（ｂ）のようは ｆ／２〜３ｆ／２の周波数域にリ
アル信号３０２を得ていμ発明が解決しようとする課題 ディジタル信号の周波数変換 フィルタリングを含む複
素イＫ リアル化を前記ような手法によって行えば 第
４図（ａ）（ｂ）に示すように 複素数ｅＸｐ（−ｊ
ｎ ｙｒ ／２）の乗算部４０１、−ｆ／２−ｆ／２の
周波数域を取り出すためのフィルタリングの演算部４０
２、４０３、デシメーション部４０４、４０５またはイ
ンターボーレーション部４０６、４０７と、それぞれ３
段階のディジタル信号処理部が必要であり、システムを
複雑にし ハードウェア量が大きくなるという問題があ
った本発明は」１記問題を解決する方法および装置を提
供することを目的とする。
番目かを示している。）さらに 特性３０３のフィルタ
により、第３図（ｄ）に示ずように−ｆ／２〜ｆ／２の
周波数域のみ取り出す。これを１／４デシメーシヨンす
ることにより、第３図（ｅ）に示すよう？Ｑ複素信号３
０４を得ていｔも また逆に 第３図（ｅ）のように
−ｆ／２〜ｆ／２の周波数域にあるｆの帯域を持っ複
素信号３０４を、第３図（ｂ）のように ｆ／２〜３ｆ
／２の周波数域に周波数変換して、実信号３０２を、得
るためには 複素信号３０４を４倍インターポーレーシ
ョンレ 特性３０５のフィルタにより、第３図（ｄ）に
示すよう（二 −ｆ／２〜ｆ／２の周波数域のみ取り出
す。次に複素数ｅｘｐ（−ｊｎπ／２）を乗算すること
により、第３図（ｂ′）のよう（へ 周波数シフトする
。このデータのリアル部のみを取り出すことにより、第
３図（ｂ）のようは ｆ／２〜３ｆ／２の周波数域にリ
アル信号３０２を得ていμ発明が解決しようとする課題 ディジタル信号の周波数変換 フィルタリングを含む複
素イＫ リアル化を前記ような手法によって行えば 第
４図（ａ）（ｂ）に示すように 複素数ｅＸｐ（−ｊ
ｎ ｙｒ ／２）の乗算部４０１、−ｆ／２−ｆ／２の
周波数域を取り出すためのフィルタリングの演算部４０
２、４０３、デシメーション部４０４、４０５またはイ
ンターボーレーション部４０６、４０７と、それぞれ３
段階のディジタル信号処理部が必要であり、システムを
複雑にし ハードウェア量が大きくなるという問題があ
った本発明は」１記問題を解決する方法および装置を提
供することを目的とする。
課題を解決するための手段
本発明（よ 以」二のような問題点を解決するためにな
されたもので、 リアル信号から複素信号を得るため置
ディジタル信号系列を選択的に符号反転した後、 こ
れを、 １つのディジタルフィルタを分解した複数のサ
ブフィルタに 入力し このサブフィルタの出力を組み
合わゼ（加算することにより、複素信号を得るようにし
たものである。
されたもので、 リアル信号から複素信号を得るため置
ディジタル信号系列を選択的に符号反転した後、 こ
れを、 １つのディジタルフィルタを分解した複数のサ
ブフィルタに 入力し このサブフィルタの出力を組み
合わゼ（加算することにより、複素信号を得るようにし
たものである。
また、複素信号からリアル信号を得るために複素信号形
式のディジタル信号系列を選択的に符号反転した後、こ
れを、 １つのディジタルフィルタを分解した複数のサ
ブフィルタ番へ 入力−このサブフィルタの出力を順に
出力することにより、リアル信号を得るようにしたもの
である。
式のディジタル信号系列を選択的に符号反転した後、こ
れを、 １つのディジタルフィルタを分解した複数のサ
ブフィルタ番へ 入力−このサブフィルタの出力を順に
出力することにより、リアル信号を得るようにしたもの
である。
イ乍用
本発明（よ 前記のよう（ヘ リアル信号から複素信号
を得るため（へ 複素数ｅｘｐ（−ｊｎπ／２）の乗虱
ｆ／２〜ｆ／２の周波数域を取り出すためのフィルタリ
ングの演該 デシメーションの３段階のディジタル信号
処理手段が必要であったもの力丈符号反転 １つのディ
ジタルフィルタを分解した複数のザブフィル久 および
加算器のみでよい。
を得るため（へ 複素数ｅｘｐ（−ｊｎπ／２）の乗虱
ｆ／２〜ｆ／２の周波数域を取り出すためのフィルタリ
ングの演該 デシメーションの３段階のディジタル信号
処理手段が必要であったもの力丈符号反転 １つのディ
ジタルフィルタを分解した複数のザブフィル久 および
加算器のみでよい。
まｔへ 複素信号からリアル信号を得るために 複素数
ｅＸＩ） （−ｊ ｎ ｙｒ ／２）の乗！、−ｆ／２
−ｆ／２の周波数域を取り出すためのフィルタリングの
演見インターポーレーションの３段階のディジタル信号
処理手段が必要であったもの力（符号反１云１つのディ
ジタルフィルタを分解した複数のザブフィル久 および
セレクタのみでよい。以」−のように ハードウェア量
を少なくすることができる。
ｅＸＩ） （−ｊ ｎ ｙｒ ／２）の乗！、−ｆ／２
−ｆ／２の周波数域を取り出すためのフィルタリングの
演見インターポーレーションの３段階のディジタル信号
処理手段が必要であったもの力（符号反１云１つのディ
ジタルフィルタを分解した複数のザブフィル久 および
セレクタのみでよい。以」−のように ハードウェア量
を少なくすることができる。
また従来例における一ｆ／２〜ｆ／２の周波数域を取り
出すためのフィルタをＦＩＲフィルタとずれは 前記複
数のサブフィルタは 前記ＦＩＲフィルタを分解したも
のであり、実質的に 一つのフィルタリング処理を、複
数のサブフィルタで、並行して処理していることになる
。従って、フィルタリングのための乗算器の速度を、遅
くすることができ、実現か容易になる。
出すためのフィルタをＦＩＲフィルタとずれは 前記複
数のサブフィルタは 前記ＦＩＲフィルタを分解したも
のであり、実質的に 一つのフィルタリング処理を、複
数のサブフィルタで、並行して処理していることになる
。従って、フィルタリングのための乗算器の速度を、遅
くすることができ、実現か容易になる。
実施例
第１図（ａ）（ｂ）ｉよ 本発明の一実施例における複
素化装置のブロック図である。
素化装置のブロック図である。
第３図（ｂ）３０２に示すような、 ４ｆでサンプリン
グされたディジタル入力信号Ｘ （ｎ）をＺ変換し 入
力順に４ケづつまとへ 次式のようにお く、 Ｘ（Ｚ）−Ｌ（Ｚ’）＋Ｚ−’Ｘ＋（Ｚ’）＋Ｚ−２Ｌ
（Ｚ’）＋Ｚ−３Ｘｓ（Ｚ’）これに 複素数ｅｘｐ（
−ｊｎπ／２）を乗算する。これ（よ 上式において、
２を−ｊＺと置き換えることに他ならなしも 従って、
この乗算によりＸ（Ｚ）ｃｌＸ（−ｊＺ）＝Ｘｅ（Ｚ
’）＋ｊＺ−’Ｘ＋（Ｚ’）Ｚ−２Ｘ２（Ｚ’）＋ｊＺ
−３Ｘ３（Ｚ’）と周波数変換される。第３図（Ｃ）に
示す特性３０３のフィルタの伝達関数をＺ変換しＨ（Ｚ
）とおき、フィルタのタップ係数を分解し４ケ毎にまと
取次式のようにおく。
グされたディジタル入力信号Ｘ （ｎ）をＺ変換し 入
力順に４ケづつまとへ 次式のようにお く、 Ｘ（Ｚ）−Ｌ（Ｚ’）＋Ｚ−’Ｘ＋（Ｚ’）＋Ｚ−２Ｌ
（Ｚ’）＋Ｚ−３Ｘｓ（Ｚ’）これに 複素数ｅｘｐ（
−ｊｎπ／２）を乗算する。これ（よ 上式において、
２を−ｊＺと置き換えることに他ならなしも 従って、
この乗算によりＸ（Ｚ）ｃｌＸ（−ｊＺ）＝Ｘｅ（Ｚ
’）＋ｊＺ−’Ｘ＋（Ｚ’）Ｚ−２Ｘ２（Ｚ’）＋ｊＺ
−３Ｘ３（Ｚ’）と周波数変換される。第３図（Ｃ）に
示す特性３０３のフィルタの伝達関数をＺ変換しＨ（Ｚ
）とおき、フィルタのタップ係数を分解し４ケ毎にまと
取次式のようにおく。
Ｈ（Ｚ）＝Ｈａ （Ｚ’ ）＋Ｚ−’ Ｈ＋ （Ｚ’
）＋Ｚ−２Ｈ２（Ｚ’ ）＋Ｚ−” Ｈａ （Ｚ’）従
って、第３図（ｅ）３０４を得るために Ｈ（Ｚ）・Ｘ
（−ｊＺ）を計算し さらに１／４デシーメーシヨンＬ
Ａ ｚをＺｅｘｐ（−ｊπ／４）と置き換え、数式を整
理すれば出力は 次式のようになる。
）＋Ｚ−２Ｈ２（Ｚ’ ）＋Ｚ−” Ｈａ （Ｚ’）従
って、第３図（ｅ）３０４を得るために Ｈ（Ｚ）・Ｘ
（−ｊＺ）を計算し さらに１／４デシーメーシヨンＬ
Ａ ｚをＺｅｘｐ（−ｊπ／４）と置き換え、数式を整
理すれば出力は 次式のようになる。
Ｈｌｌ（−Ｚ’）・Ｘｌ！（−Ｚ’）＋ Ｚ−’Ｈ１！
（−Ｚ’ ）４２（−Ｚ’）＋ｊ Ｚ−’ （（Ｈｓ（
−Ｚ’）４＋（−Ｚ’）−Ｈ＋（−Ｚ’）４ａ（−Ｚ’
）） ）これｉｉ、第１図（ａ）に示すように 符号反
転部１０１により、入力を４ケ毎に取り出し 符号反転
（４ケ毎に符号反転 非反転を繰り返す。）Ｌ順次、伝
達関数力＜、 Ｈｓ（−Ｚ’）、Ｈｓ（−Ｚ’）、Ｈ
２（−Ｚ’ ）、Ｈ＋ （−Ｚ’ ）テあルサブフィル
タ１ｌＯ１１１３、１１２、１１１によりフィルタ演算
を行な（＼ サブフィルタ１１１，１１２、１１３の出
力を遅延部１０３により遅延させ、加算部１２０、１２
１により、サブフィルタ１１０、１１２の加算出力を実
数部 サブフィルタ１１１、１１３の加算出力を虚数部
として、出力が得られることを意味している。さらに第
１図（ａ）において、遅延部１０３を、符号反転部１０
１に兼ねさせることで、第１図（ｂ）のように 符号反
転部１５１により、入力を４ケ毎に取り出し 符号反転
（４ケ毎に符号反転 非反転を繰り返す。ただしサブフ
ィルタ１６０の入力のみ他と逆相となる。）Ｌ 順次、
伝達関数ｆ）＜ Ｉｈ （−７’ ）、Ｈ２（−Ｚ’
）、−Ｈ＋ （−Ｚ’ ）、Ｈ＠（−Ｚ’）、であるサ
ブフィルタ１６３、１６２、１６１．１６０によりフィ
ルタ演算を行なｌ、Ｘ、加算部１７０、１７１により、
サブフィルタ１６０、１６２の加算出力を実数部 サブ
フィルタ１６１、１６３の加算出力を虚数部として、出
力が得られるようにすることができる。
（−Ｚ’ ）４２（−Ｚ’）＋ｊ Ｚ−’ （（Ｈｓ（
−Ｚ’）４＋（−Ｚ’）−Ｈ＋（−Ｚ’）４ａ（−Ｚ’
）） ）これｉｉ、第１図（ａ）に示すように 符号反
転部１０１により、入力を４ケ毎に取り出し 符号反転
（４ケ毎に符号反転 非反転を繰り返す。）Ｌ順次、伝
達関数力＜、 Ｈｓ（−Ｚ’）、Ｈｓ（−Ｚ’）、Ｈ
２（−Ｚ’ ）、Ｈ＋ （−Ｚ’ ）テあルサブフィル
タ１ｌＯ１１１３、１１２、１１１によりフィルタ演算
を行な（＼ サブフィルタ１１１，１１２、１１３の出
力を遅延部１０３により遅延させ、加算部１２０、１２
１により、サブフィルタ１１０、１１２の加算出力を実
数部 サブフィルタ１１１、１１３の加算出力を虚数部
として、出力が得られることを意味している。さらに第
１図（ａ）において、遅延部１０３を、符号反転部１０
１に兼ねさせることで、第１図（ｂ）のように 符号反
転部１５１により、入力を４ケ毎に取り出し 符号反転
（４ケ毎に符号反転 非反転を繰り返す。ただしサブフ
ィルタ１６０の入力のみ他と逆相となる。）Ｌ 順次、
伝達関数ｆ）＜ Ｉｈ （−７’ ）、Ｈ２（−Ｚ’
）、−Ｈ＋ （−Ｚ’ ）、Ｈ＠（−Ｚ’）、であるサ
ブフィルタ１６３、１６２、１６１．１６０によりフィ
ルタ演算を行なｌ、Ｘ、加算部１７０、１７１により、
サブフィルタ１６０、１６２の加算出力を実数部 サブ
フィルタ１６１、１６３の加算出力を虚数部として、出
力が得られるようにすることができる。
第１図（ｂ）と第３図（ａ）と比較すれば 複複素乗算
仏 フィルタ２欠 およびデシメーション部２ヶが必要
だったもの力（符号反転部 サブフィルタ餓 加算部の
みでよく、演算量が相当減少していることが分かる。
仏 フィルタ２欠 およびデシメーション部２ヶが必要
だったもの力（符号反転部 サブフィルタ餓 加算部の
みでよく、演算量が相当減少していることが分かる。
第２図は本発明の第２の実施例におけるリアル化装置の
ブロック図である。
ブロック図である。
第３図（ｅ）３０４ｆ友 複素信号
Ｘ（Ｚ’ ）＝Ｘｒ（Ｚ’ ）＋Ｘ１（Ｚ’ ）？Ｑ複
素数ｅｘｐ（−ｊｎπ／４）を乗算したものである。
素数ｅｘｐ（−ｊｎπ／４）を乗算したものである。
即ち、上式において、２をＺｅｘｐ（−ｊπ／４）と置
き換えたものである。従って、 Ｘ（−Ｚ’）＝Ｘｒ（−Ｚ’）＋ｊＸｉ（−Ｚ’）とな
る。
き換えたものである。従って、 Ｘ（−Ｚ’）＝Ｘｒ（−Ｚ’）＋ｊＸｉ（−Ｚ’）とな
る。
第３図（ｅ）に示す特性３０５のフィルタの伝達関数Ｈ
（Ｚ）を次式のようにおき、 Ｈ（Ｚ）＝）ｌ＠（Ｚ’）＋Ｚ−’Ｈ＋（Ｚ’）＋Ｚ−
２Ｈａ（Ｚ’）＋Ｚ−’Ｈｓ（Ｚ’）第３図（ｂ）３０
２を得ルタめニＨ（ｚ）・ｘ（−ｊｚ）を計算し さら
に複素数ｅＸｐ（−ｊｎπ／２）を乗算する。
（Ｚ）を次式のようにおき、 Ｈ（Ｚ）＝）ｌ＠（Ｚ’）＋Ｚ−’Ｈ＋（Ｚ’）＋Ｚ−
２Ｈａ（Ｚ’）＋Ｚ−’Ｈｓ（Ｚ’）第３図（ｂ）３０
２を得ルタめニＨ（ｚ）・ｘ（−ｊｚ）を計算し さら
に複素数ｅＸｐ（−ｊｎπ／２）を乗算する。
即板ｚを−ｊｚと置き換え、実数部のみを取り出し数式
を整理すれば 出力（よ 次式のようになる。
を整理すれば 出力（よ 次式のようになる。
Ｈｅ（Ｚ’ ）４ｒ（−Ｚ’ ） −Ｚ−’ Ｈ＋ （
Ｚ’ ）４ｉ（−２’ ）Ｚ−２Ｈ２（Ｚ’）４ｒ（−
Ｚ’）＋Ｚ−’Ｈ３（Ｚ’）・Ｘｌ（−Ｚ’）これｃ主
第２図に示すよう番ζ 符号反転部２゜１により、
複素入力の実数部 虚数部を、順次符号反転（入力毎に
符号反転 非反転を繰り返す。）Ｌ、 ソｈぞれ伝達
関数ｈ＜ Ｔ（ｌｌ（Ｚ’）および−Ｈ２（Ｚ’）、
Ｈ＋ （Ｚ’ ）およびＨａ （Ｚ’ ） テあるサブ
フィルタ２１ｏおよび２１２、２１１および２１３に入
力し フィルタ演算を行な（（サブフィルタ２１０，２
１１゜２１２、２１３より順に出力を取り出せばよいこ
とを意味している。
Ｚ’ ）４ｉ（−２’ ）Ｚ−２Ｈ２（Ｚ’）４ｒ（−
Ｚ’）＋Ｚ−’Ｈ３（Ｚ’）・Ｘｌ（−Ｚ’）これｃ主
第２図に示すよう番ζ 符号反転部２゜１により、
複素入力の実数部 虚数部を、順次符号反転（入力毎に
符号反転 非反転を繰り返す。）Ｌ、 ソｈぞれ伝達
関数ｈ＜ Ｔ（ｌｌ（Ｚ’）および−Ｈ２（Ｚ’）、
Ｈ＋ （Ｚ’ ）およびＨａ （Ｚ’ ） テあるサブ
フィルタ２１ｏおよび２１２、２１１および２１３に入
力し フィルタ演算を行な（（サブフィルタ２１０，２
１１゜２１２、２１３より順に出力を取り出せばよいこ
とを意味している。
第２図と第３図（ｂ）と比較すれば インターポーレー
ション部２ヶ、フィルタ２ケ、および複累乗算部が必要
だったもの力文 符号反転部 サブフィルタ脈 セレク
タ部のみでよく、演算量が相当減少していることが分か
る。
ション部２ヶ、フィルタ２ケ、および複累乗算部が必要
だったもの力文 符号反転部 サブフィルタ脈 セレク
タ部のみでよく、演算量が相当減少していることが分か
る。
発明の効果
以上述べてきたよう艮 本発明によれ（戴 リアル信号
から複素信号を得るために（主 符号反転Ｑ− １つのディジタルフィルタを分解した複数のザブフィル
久 および加算器のみでよい。また 複素信号からリア
ル信号を得るために（よ 符号反転１つのディジタルフ
ィルタを分解した複数のザブフィル久 およびセレクタ
のみでよい。以上のように ハードウェア量を少なくす
ることができる。
から複素信号を得るために（主 符号反転Ｑ− １つのディジタルフィルタを分解した複数のザブフィル
久 および加算器のみでよい。また 複素信号からリア
ル信号を得るために（よ 符号反転１つのディジタルフ
ィルタを分解した複数のザブフィル久 およびセレクタ
のみでよい。以上のように ハードウェア量を少なくす
ることができる。
またフィルタをＦ丁Ｒフィルタとすれ（′Ｌ 実質的に
一つのフィルタリング処理を、複数のサブフィルタで
、並行して処理していることになり、フィルタリングの
ための乗算器の速度を、遅くすることができ、実現が容
易になり、その実用的効果は極めて犬である。
一つのフィルタリング処理を、複数のサブフィルタで
、並行して処理していることになり、フィルタリングの
ための乗算器の速度を、遅くすることができ、実現が容
易になり、その実用的効果は極めて犬である。
第１図（ａ）（ｂ）ｌ；Ｌ 本発明の一実施例におけ
るの複素化装置のブロックは 第２図は本発明の第２の
実施例におけるリアル化装置のブロックは 第３図は従
来例およびおよび本発明における変換過程の説明図 第
４図（ａ）（ｂ）は それぞれ 従来例における複素化
方法 リアル化装置のブロック図である。 １０１、１５１、２０１・・・符号反転Ｓ、ＺＯ１１１
１、１１２、１１３、１６０、１６１、１６２、１６３
、２１０、２１１、２１２、２１３・・・サブフィル久
１０３・・・遅延倣 １２０、１２１、１７０、１７
１・・・加算部、 ３０３、３０５・・・フィルタ特性
、 ４０１・・・複素乗算餓 ４０２．４０３・・・フ
ィル久 ４０４、４０５・・・デシメーション＝６ ４
０６、４０７−・−インターボーレーション訛 代理人の氏名 弁理士 粟野重孝 はか】名ド 第 図 第 図 （ａン ４０／ Ｚ
るの複素化装置のブロックは 第２図は本発明の第２の
実施例におけるリアル化装置のブロックは 第３図は従
来例およびおよび本発明における変換過程の説明図 第
４図（ａ）（ｂ）は それぞれ 従来例における複素化
方法 リアル化装置のブロック図である。 １０１、１５１、２０１・・・符号反転Ｓ、ＺＯ１１１
１、１１２、１１３、１６０、１６１、１６２、１６３
、２１０、２１１、２１２、２１３・・・サブフィル久
１０３・・・遅延倣 １２０、１２１、１７０、１７
１・・・加算部、 ３０３、３０５・・・フィルタ特性
、 ４０１・・・複素乗算餓 ４０２．４０３・・・フ
ィル久 ４０４、４０５・・・デシメーション＝６ ４
０６、４０７−・−インターボーレーション訛 代理人の氏名 弁理士 粟野重孝 はか】名ド 第 図 第 図 （ａン ４０／ Ｚ
Claims (4)
- （１）リアル信号形式のディジタル信号系列を選択的に
符号反転する手段と、前記符号反転手段の出力を、１つ
のディジタルフィルタを分解した複数のサブフィルタに
入力する手段と、前記サブフィルタの出力を組み合わせ
加算する手段とを設けたことを特徴とするディジタル信
号の複素化装置。 - （２）複素信号形式のディジタル信号系列を選択的に符
号反転する手段と、前記符号反転手段の出力を、１つの
ディジタルフィルタを分解した複数のサブフィルタに入
力する手段と、前記サブフィルタの出力を順にに出力す
る手段とを設けたことを特徴とするディジタル信号のリ
アル化装置。 - （３）リアル信号形式のディジタル信号系列を選択的に
符号反転し、符号反転した信号を、複数のサブフィルタ
よりなるディジタルフィルに入力し、前記サブフィルタ
の出力を組み合わせ加算することを特徴とするディジタ
ル信号の複素化方法。 - （４）複素信号形式のディジタル信号系列を選択的に符
号反転し、符号反転信号を、複数のサブフィルタよりな
るディジタルフィルタに入力し、前記サブフィルタの出
力を順に出力することを特徴とするディジタル信号のリ
アル化方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135912A JPH0435103A (ja) | 1990-05-25 | 1990-05-25 | ディジタル信号の複素化方法、リアル化方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135912A JPH0435103A (ja) | 1990-05-25 | 1990-05-25 | ディジタル信号の複素化方法、リアル化方法およびその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435103A true JPH0435103A (ja) | 1992-02-05 |
Family
ID=15162747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135912A Pending JPH0435103A (ja) | 1990-05-25 | 1990-05-25 | ディジタル信号の複素化方法、リアル化方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435103A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01292904A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | 周波数変換装置 |
| JPH03283906A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 周波数変換回路 |
-
1990
- 1990-05-25 JP JP2135912A patent/JPH0435103A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01292904A (ja) * | 1988-05-20 | 1989-11-27 | Hitachi Ltd | 周波数変換装置 |
| JPH03283906A (ja) * | 1990-03-30 | 1991-12-13 | Nec Corp | 周波数変換回路 |
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