JPH04352318A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04352318A JPH04352318A JP12603491A JP12603491A JPH04352318A JP H04352318 A JPH04352318 A JP H04352318A JP 12603491 A JP12603491 A JP 12603491A JP 12603491 A JP12603491 A JP 12603491A JP H04352318 A JPH04352318 A JP H04352318A
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- semiconductor device
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- layer
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000013078 crystal Substances 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 24
- 229910052710 silicon Inorganic materials 0.000 abstract description 24
- 239000010703 silicon Substances 0.000 abstract description 24
- 238000010586 diagram Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Recrystallisation Techniques (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は拡散層を形成したシリコ
ン基板上にエピタキシャルを形成した半導体装置および
その製造方法に関する。
ン基板上にエピタキシャルを形成した半導体装置および
その製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置の製造において結晶軸
＜１１０＞シリコン基板は応力による特製変化が小さい
ためセンサー関連に広く用いられている。
＜１１０＞シリコン基板は応力による特製変化が小さい
ためセンサー関連に広く用いられている。
【０００３】以下に従来の半導体装置の製造方法につい
て説明する。図６は従来の半導体装置の製造方法の結晶
軸＜１１０＞シリコン基板の図である。図７は結晶軸＜
１１０＞シリコン基板を用いた半導体装置の断面図で、
両図において、１１はＰ型シリコン基板，１２はＮ型埋
込層，１３はＮ型エピタキシャル層，１４はＰ型分離層
，１５はＰ型ベース層，１６はＮ型エミッタ層，１７は
アルミニウム電極，１８は保護膜である。
て説明する。図６は従来の半導体装置の製造方法の結晶
軸＜１１０＞シリコン基板の図である。図７は結晶軸＜
１１０＞シリコン基板を用いた半導体装置の断面図で、
両図において、１１はＰ型シリコン基板，１２はＮ型埋
込層，１３はＮ型エピタキシャル層，１４はＰ型分離層
，１５はＰ型ベース層，１６はＮ型エミッタ層，１７は
アルミニウム電極，１８は保護膜である。
【０００４】以上のように構成された半導体装置につい
て、以下その製造方法を説明する。まず結晶軸＜１１０
＞Ｐ型シリコン基板１１にＮ型埋込層１２を形成する、
次にＮ型エピタキシャル層１３を成長させる。次にＰ型
分離層１４をＮ型埋込層１２と位置合わせして形成する
。次にＰ型ベース層１５，Ｎ型エミッタ層１６，アルミ
ニウム電極１７，保護膜１８を形成する。
て、以下その製造方法を説明する。まず結晶軸＜１１０
＞Ｐ型シリコン基板１１にＮ型埋込層１２を形成する、
次にＮ型エピタキシャル層１３を成長させる。次にＰ型
分離層１４をＮ型埋込層１２と位置合わせして形成する
。次にＰ型ベース層１５，Ｎ型エミッタ層１６，アルミ
ニウム電極１７，保護膜１８を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、Ｎ型エピタキシャル層１３成長後、Ｎ型
埋込層１２のシリコン段差が消えてしまうため、Ｎ型埋
込層１２とＰ型分離層１４の位置合わせができない欠点
を有していた。
来の構成では、Ｎ型エピタキシャル層１３成長後、Ｎ型
埋込層１２のシリコン段差が消えてしまうため、Ｎ型埋
込層１２とＰ型分離層１４の位置合わせができない欠点
を有していた。
【０００６】本発明は上記従来の課題を解決するもので
、Ｎ型埋込層とＰ型分離層の位置合わせを精確にするこ
とのできる半導体装置および製造方法を提供することを
目的とする。
、Ｎ型埋込層とＰ型分離層の位置合わせを精確にするこ
とのできる半導体装置および製造方法を提供することを
目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置は、シリコン差の半導体基板の結
晶軸を＜１１０＞軸から１°から５°の範囲で、＜００
１＞方向へ傾けたものである。
に本発明の半導体装置は、シリコン差の半導体基板の結
晶軸を＜１１０＞軸から１°から５°の範囲で、＜００
１＞方向へ傾けたものである。
【０００８】
【作用】上述の構成により、エピタキシャル層を形成す
る際、シリコン差の半導体基板表面に露出している面の
結晶軸が＜１１０＞からずれているため、面ごとの成長
速度が均一になり、先に形成されていた拡散層部の半導
体基板表面の段差がエピタキシャル装置面の半導体段差
になるように作用する。
る際、シリコン差の半導体基板表面に露出している面の
結晶軸が＜１１０＞からずれているため、面ごとの成長
速度が均一になり、先に形成されていた拡散層部の半導
体基板表面の段差がエピタキシャル装置面の半導体段差
になるように作用する。
【０００９】
【実施例】以下本発明の一実施零について、図面を参照
しながら説明する。
しながら説明する。
【００１０】図１から図５は半導体装置の製造工程のう
て本発明に特に関係のある部分を抜粋して図示した工程
断面図である。
て本発明に特に関係のある部分を抜粋して図示した工程
断面図である。
【００１１】まず図１に示すＰ型シリコン基板１を用意
する。結晶軸が＜１１０＞から２°３０′から３°３０
′の範囲で、＜００１＞方向へ傾けてある。次に図２に
示すようにシリコン基板１に所定の方法により選択的に
Ｎ型埋込層２を形成する。この際シリコン基板１の表面
にはＮ型埋込層２の位置にシリコン段差３が形成されて
いる。次に図３に示すようにＰ型シリコン基板１上にＮ
型エピタキシャル層４を形成する。Ｎ型エピタキシャル
４表面には上述のシリコン段差３に基づきシリコン段差
５が形成される。次に図４に示すようにＰ型分離層６を
形成する。この際、上述のシリコン段差５を用いてＮ型
埋込層２とＰ型分離層６の位置を決める。次に図５に示
すようにＰ型ベース層７，Ｎ型エミッタ層８，アルミニ
ウム電極９，保護膜１０を形成し所望の半導体装置を形
成する。
する。結晶軸が＜１１０＞から２°３０′から３°３０
′の範囲で、＜００１＞方向へ傾けてある。次に図２に
示すようにシリコン基板１に所定の方法により選択的に
Ｎ型埋込層２を形成する。この際シリコン基板１の表面
にはＮ型埋込層２の位置にシリコン段差３が形成されて
いる。次に図３に示すようにＰ型シリコン基板１上にＮ
型エピタキシャル層４を形成する。Ｎ型エピタキシャル
４表面には上述のシリコン段差３に基づきシリコン段差
５が形成される。次に図４に示すようにＰ型分離層６を
形成する。この際、上述のシリコン段差５を用いてＮ型
埋込層２とＰ型分離層６の位置を決める。次に図５に示
すようにＰ型ベース層７，Ｎ型エミッタ層８，アルミニ
ウム電極９，保護膜１０を形成し所望の半導体装置を形
成する。
【００１２】以上のように一実施例によれば、Ｐ型シリ
コン基板結晶軸が＜１１０＞から２°３０′から３°３
０′の範囲で、＜００１＞方向へ傾けてあることにより
エピタキシャル層成長後でもエピタキシャル層成長前の
拡散層と位置を合わせることができる。
コン基板結晶軸が＜１１０＞から２°３０′から３°３
０′の範囲で、＜００１＞方向へ傾けてあることにより
エピタキシャル層成長後でもエピタキシャル層成長前の
拡散層と位置を合わせることができる。
【００１３】なお、実験的には、傾ける角度は１°から
５°の範囲で段差の効果が認められた。
５°の範囲で段差の効果が認められた。
【００１４】
【発明の効果】上記のように本発明は、シリコン差の半
導体基板の結晶軸が＜１１０＞から１°から５°の範囲
で、＜＜００１＞＞方向へ傾けてあることによりエピタ
キシャル層成長後でもエピタキシャル層成長前の拡散層
と位置合わせを容易に精確にできる優れた半導体装置を
提供できる。
導体基板の結晶軸が＜１１０＞から１°から５°の範囲
で、＜＜００１＞＞方向へ傾けてあることによりエピタ
キシャル層成長後でもエピタキシャル層成長前の拡散層
と位置合わせを容易に精確にできる優れた半導体装置を
提供できる。
【図１】本発明の実施例の半導体装置に用いるシリコン
基板の断面図
基板の断面図
【図２】本発明の一実施例の半導体装置の製造方法の第
１工程図
１工程図
【図３】同製造方法の第２工程図
【図４】同製造方法の第３工程図
【図５】同製造方法の第４工程図
【図６】従来の半導体装置に用いたシリコン基板の断面
図
図
【図７】従来の半導体装置の断面図
１ Ｐ型シリコン基板（半導体基板）２
Ｎ型埋込層 ３，５ シリコン段差（半導体段差）４ Ｎ型
エピタキシャル層 ６ Ｐ型分離層 ７ Ｐ型ベース層 ８ Ｎ型エミッタ層 ９ アルミニウム電極 １０ 保護膜
Ｎ型埋込層 ３，５ シリコン段差（半導体段差）４ Ｎ型
エピタキシャル層 ６ Ｐ型分離層 ７ Ｐ型ベース層 ８ Ｎ型エミッタ層 ９ アルミニウム電極 １０ 保護膜
Claims (3)
- 【請求項１】 半導体基板の所定領域に形成された拡
散層と、その拡散層を含む前記半導体基板上に形成され
たエピタキシャル層と、そのエピタキシャル層内に形成
された分離層とを少なくとも有する半導体装置において
、前記半導体基板の結晶軸が＜１１０＞方向から＜００
１＞方向へ１°から５°の範囲で傾いていることを特徴
とする半導体装置。 - 【請求項２】 所定領域に拡散層を形成した半導体基
板にエピタキシャル層を形成した後、前記所定領域の拡
散層等の下地パターンとのマスク合わせを行う工程を少
なくとも有する半導体装置の製造方法において、前記半
導体基板の結晶軸が＜１１０＞方向から＜００１＞方向
へ傾いたものを用いることを特徴とする半導体装置の製
造方法。 - 【請求項３】 半導体基板の結晶軸が＜１１０＞方向
から＜００１＞方向へ１°から５°の範囲で傾いたもの
を用いることを特徴とする請求項２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12603491A JPH04352318A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12603491A JPH04352318A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352318A true JPH04352318A (ja) | 1992-12-07 |
Family
ID=14925046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12603491A Pending JPH04352318A (ja) | 1991-05-29 | 1991-05-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352318A (ja) |
-
1991
- 1991-05-29 JP JP12603491A patent/JPH04352318A/ja active Pending
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