JPH04352431A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04352431A JPH04352431A JP3127548A JP12754891A JPH04352431A JP H04352431 A JPH04352431 A JP H04352431A JP 3127548 A JP3127548 A JP 3127548A JP 12754891 A JP12754891 A JP 12754891A JP H04352431 A JPH04352431 A JP H04352431A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- film
- insulating film
- forming
- gate electrode
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。
に関する。
【０００２】
【従来の技術】ＧａＡｓ等の化合物半導体を用いた集積
回路を超高速動作させるためには、集積回路を構成する
素子自身の高速性と各素子（ＭＥＳＦＥＴ）の均一性が
必須である。特に、集積化が進むと集積回路全体の動作
速度を上げるには均一性が重要となる。
回路を超高速動作させるためには、集積回路を構成する
素子自身の高速性と各素子（ＭＥＳＦＥＴ）の均一性が
必須である。特に、集積化が進むと集積回路全体の動作
速度を上げるには均一性が重要となる。
【０００３】ＭＥＳＦＥＴの均一化を妨げている主な要
因として、ＧａＡｓ等の化合物半導体は、表面状態が不
安定であること、また、ソ−ス・ゲ−ト電極間及びゲ−
ト・ドレイン電極間の高濃度層が表面準位のために深く
空乏化することにより、直列抵抗が増大することが挙げ
られる。これを解決する方法として、 Ａ．耐熱性ゲ−ト金属を用いてゲ−ト電極の両側に高濃
度不純物層（ｎ＋層）をイオン注入で形成する方法、Ｂ
．ゲ−ト電極をソ−ス・ドレイン電極下のｎ＋層から任
意の位置に隣接させることを可能としたＳＡＩＮＴ（研
究実用化報告第３３巻第４号（１９８４）、Ｐ．６４３
−６５４参照）等の方法 が提案されている。
因として、ＧａＡｓ等の化合物半導体は、表面状態が不
安定であること、また、ソ−ス・ゲ−ト電極間及びゲ−
ト・ドレイン電極間の高濃度層が表面準位のために深く
空乏化することにより、直列抵抗が増大することが挙げ
られる。これを解決する方法として、 Ａ．耐熱性ゲ−ト金属を用いてゲ−ト電極の両側に高濃
度不純物層（ｎ＋層）をイオン注入で形成する方法、Ｂ
．ゲ−ト電極をソ−ス・ドレイン電極下のｎ＋層から任
意の位置に隣接させることを可能としたＳＡＩＮＴ（研
究実用化報告第３３巻第４号（１９８４）、Ｐ．６４３
−６５４参照）等の方法 が提案されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記Ａ
、Ｂの方法におけるソ−ス・ドレイン電極（オ−ミック
電極）の形成位置は、これら電極を形成する際、すなわ
ち、リフトオフ時に使用するフォトレジスト形成時の重
ね合わせ精度に依存しており、図１３に示すように、重
ね合わせのズレが生じ、ゲ−ト・ソ−ス電極間距離ＬＧ
Ｓ，ゲ−ト・ドレイン電極間距離ＬＧＤが所望の位置か
らずれて形成されるという問題がある。図１３の例では
、設計寸法がゲ−ト・ソ−ス電極間距離ＬＧＳ＝ゲ−ト
・ドレイン電極間距離ＬＧＤであるのに、上記ズレによ
り、ゲ−ト・ソ−ス電極間距離ＬＧＳ＜ゲ−ト・ドレイ
ン電極間距離ＬＧＤとなった場合を示している。
、Ｂの方法におけるソ−ス・ドレイン電極（オ−ミック
電極）の形成位置は、これら電極を形成する際、すなわ
ち、リフトオフ時に使用するフォトレジスト形成時の重
ね合わせ精度に依存しており、図１３に示すように、重
ね合わせのズレが生じ、ゲ−ト・ソ−ス電極間距離ＬＧ
Ｓ，ゲ−ト・ドレイン電極間距離ＬＧＤが所望の位置か
らずれて形成されるという問題がある。図１３の例では
、設計寸法がゲ−ト・ソ−ス電極間距離ＬＧＳ＝ゲ−ト
・ドレイン電極間距離ＬＧＤであるのに、上記ズレによ
り、ゲ−ト・ソ−ス電極間距離ＬＧＳ＜ゲ−ト・ドレイ
ン電極間距離ＬＧＤとなった場合を示している。
【０００５】ズレの原因としては、位置検出精度，ウェ
ハのソリ，周囲温度の変動によるフォトマスクの伸縮等
がある。このズレをなくすためには、ステッパ−（縮小
投影露光装置）等の高精度位置合わせ機能を有する露光
装置を用いる必要があるが、一般にこれらの露光装置は
非常に高価で、製造コスト高の一要因になってしまう。
ハのソリ，周囲温度の変動によるフォトマスクの伸縮等
がある。このズレをなくすためには、ステッパ−（縮小
投影露光装置）等の高精度位置合わせ機能を有する露光
装置を用いる必要があるが、一般にこれらの露光装置は
非常に高価で、製造コスト高の一要因になってしまう。
【０００６】本発明は、上述の事情に鑑みて為されたも
のであり、オ−ミック電極形成時の重ね合わせのズレに
よって生ずる直列抵抗のバラツキを低減することができ
る半導体装置の製造方法を提供することを目的とする。
のであり、オ−ミック電極形成時の重ね合わせのズレに
よって生ずる直列抵抗のバラツキを低減することができ
る半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は、半導体基板上
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
にゲート電極形成予定位置とオーミック電極形成予定位
置間に開孔を有する第１のフォトレジスト膜を形成する
工程と、前記第１のフォトレジスト膜をマスクとして不
純物をイオン注入して、第１の高濃度層を形成する工程
と、全面から第２の絶縁膜を形成する工程と、ゲート電
極形成予定位置以外の前記第２の絶縁膜を覆う第２のフ
ォトレジスト膜を形成する工程と、前記第２の絶縁膜を
マスクとして露出した前記第１の絶縁膜をサイドエッチ
ングする工程と、全面から第３の絶縁膜を形成する工程
と、ゲート電極形成予定位置以外の前記第１及び第２の
フォトレジスト膜を除去し、該第１及び第２のフォトレ
ジスト膜上の前記第２及び第３の絶縁膜を除去する工程
と、前記第２及び第３の絶縁膜をマスクとして不純物を
イオン注入して、第２の高濃度層を形成する工程と、ゲ
ート電極形成予定位置の前記第１のフォトレジストを除
去し、該第１のフォトレジシスト膜上の第２及び第３の
絶縁膜を除去する工程と、前記第２の絶縁膜をマスクと
して、前記第１の絶縁膜をエッチングする工程と、露出
した半導体基板上にゲート電極及びオ−ミック電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法である。
に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上
にゲート電極形成予定位置とオーミック電極形成予定位
置間に開孔を有する第１のフォトレジスト膜を形成する
工程と、前記第１のフォトレジスト膜をマスクとして不
純物をイオン注入して、第１の高濃度層を形成する工程
と、全面から第２の絶縁膜を形成する工程と、ゲート電
極形成予定位置以外の前記第２の絶縁膜を覆う第２のフ
ォトレジスト膜を形成する工程と、前記第２の絶縁膜を
マスクとして露出した前記第１の絶縁膜をサイドエッチ
ングする工程と、全面から第３の絶縁膜を形成する工程
と、ゲート電極形成予定位置以外の前記第１及び第２の
フォトレジスト膜を除去し、該第１及び第２のフォトレ
ジスト膜上の前記第２及び第３の絶縁膜を除去する工程
と、前記第２及び第３の絶縁膜をマスクとして不純物を
イオン注入して、第２の高濃度層を形成する工程と、ゲ
ート電極形成予定位置の前記第１のフォトレジストを除
去し、該第１のフォトレジシスト膜上の第２及び第３の
絶縁膜を除去する工程と、前記第２の絶縁膜をマスクと
して、前記第１の絶縁膜をエッチングする工程と、露出
した半導体基板上にゲート電極及びオ−ミック電極を形
成する工程とを含むことを特徴とする半導体装置の製造
方法である。
【０００８】
【作用】ソ−ス電極及びドレイン電極としてのオ−ミッ
ク電極を形成するためのフォトレジスト膜の窓開き部分
が所望の形成領域からずれても、ソ−ス電極及びドレイ
ン電極と第１の高濃度層との接触位置が第２の絶縁膜の
端部位置となるため、実効的なＬＧＤ及びＬＧＳは、所
望の距離になり、直列抵抗も所望の値になる。従って、
ＭＥＳＦＥＴ特性の均一性が向上する。従って、高度な
重ね合わせ技術も不要となるため、従来よりも安価な装
置で集積回路の製造が可能となる。
ク電極を形成するためのフォトレジスト膜の窓開き部分
が所望の形成領域からずれても、ソ−ス電極及びドレイ
ン電極と第１の高濃度層との接触位置が第２の絶縁膜の
端部位置となるため、実効的なＬＧＤ及びＬＧＳは、所
望の距離になり、直列抵抗も所望の値になる。従って、
ＭＥＳＦＥＴ特性の均一性が向上する。従って、高度な
重ね合わせ技術も不要となるため、従来よりも安価な装
置で集積回路の製造が可能となる。
【０００９】
【実施例】以下に本発明の一実施例の半導体装置の製造
方法を図１〜図１２を用いて詳細に説明する。
方法を図１〜図１２を用いて詳細に説明する。
【００１０】１．半絶縁性ＧａＡｓ基板（１）の主表面
全面に、ＥＣＲＣＶＤ法を用いて窒化ケイ素（以下、Ｓ
ｉＮと記す）膜（２）を約１５０Å形成し、その後、フ
ォトレジスト（例えば、東京応化（株）製ＯＥＢＲ）（
３）を塗布し、所望領域に窓開けを行ない、続いて、不
純物（２８Ｓｉ＋）をスルーイオン注入してｎ形動作層
（４）を形成する（図１）。注入条件は、加速電圧４０
ＫｅＶ，ド−ズ量３×１０１２ｃｍ−２とした。
全面に、ＥＣＲＣＶＤ法を用いて窒化ケイ素（以下、Ｓ
ｉＮと記す）膜（２）を約１５０Å形成し、その後、フ
ォトレジスト（例えば、東京応化（株）製ＯＥＢＲ）（
３）を塗布し、所望領域に窓開けを行ない、続いて、不
純物（２８Ｓｉ＋）をスルーイオン注入してｎ形動作層
（４）を形成する（図１）。注入条件は、加速電圧４０
ＫｅＶ，ド−ズ量３×１０１２ｃｍ−２とした。
【００１１】２．フォトジスト（３）及びＳｉＮ膜（２
）を除去し、ＥＣＲＣＶＤ法を用いて再度ＳｉＮ膜（第
１の絶縁膜）（５）を約５００Å形成し、このＳｉＮ膜
（５）上にフォトジスト（第１のフォトレジスト；例え
ば、東京応化（株）製ＯＥＢＲ）（６）を塗布し、所望
の領域に窓開けを行ない、続いて、不純物（２８Ｓｉ＋
）をスルーイオン注入してｎ＋層（第１の高濃度層）（
７）を形成する。注入条件は、加速電圧９０ＫｅＶ、ド
−ズ量５×１０１２ｃｍ−２とした。さらに、スパッタ
法を用いて酸化ケイ素（第２の絶縁膜；以下、ＳｉＯ２
と記す）膜（８）を０．３μｍを形成する（図２）。
）を除去し、ＥＣＲＣＶＤ法を用いて再度ＳｉＮ膜（第
１の絶縁膜）（５）を約５００Å形成し、このＳｉＮ膜
（５）上にフォトジスト（第１のフォトレジスト；例え
ば、東京応化（株）製ＯＥＢＲ）（６）を塗布し、所望
の領域に窓開けを行ない、続いて、不純物（２８Ｓｉ＋
）をスルーイオン注入してｎ＋層（第１の高濃度層）（
７）を形成する。注入条件は、加速電圧９０ＫｅＶ、ド
−ズ量５×１０１２ｃｍ−２とした。さらに、スパッタ
法を用いて酸化ケイ素（第２の絶縁膜；以下、ＳｉＯ２
と記す）膜（８）を０．３μｍを形成する（図２）。
【００１２】３．フォトレジスト（第２のフォトレジス
ト；例えば、東京応化（株）製ＯＥＢＲ）（９）を塗布
し、ゲ−ト電極形成予定部以外のＳｉＯ２膜（８）を覆
うように窓開けを行う。その後、ＮＨ４Ｆ：ＨＦ＝１２
０：１の混合液でスライトエッチし、フォトレジスト（
６）側面のＳｉＯ２膜（８）を除去する（図３）。
ト；例えば、東京応化（株）製ＯＥＢＲ）（９）を塗布
し、ゲ−ト電極形成予定部以外のＳｉＯ２膜（８）を覆
うように窓開けを行う。その後、ＮＨ４Ｆ：ＨＦ＝１２
０：１の混合液でスライトエッチし、フォトレジスト（
６）側面のＳｉＯ２膜（８）を除去する（図３）。
【００１３】４．Ｏ２中のＲＩＥ（反応性イオンエッチ
ング）を行い、これにより露出したレジスト（６）を所
望の幅に加工する（図４）。この幅が、最終的なゲ−ト
長となる。
ング）を行い、これにより露出したレジスト（６）を所
望の幅に加工する（図４）。この幅が、最終的なゲ−ト
長となる。
【００１４】５．スパッタ法を用いて再度ＳｉＯ２膜（
第３の絶縁膜）（１０）を約３，０００Å形成する（図
５）。
第３の絶縁膜）（１０）を約３，０００Å形成する（図
５）。
【００１５】６．Ｔ型部（フォトレジスト（６）とＳｉ
Ｏ２膜（８）で構成される）（１９）を覆うようにフォ
トレジスト（例えば、東京応化（株）製ＯＥＢＲ）（１
１）を形成し、フォトレジスト（９）の側面のＳｉＯ２
膜（１０）を上記混合液でスライトエッチして除去する
（図６）。
Ｏ２膜（８）で構成される）（１９）を覆うようにフォ
トレジスト（例えば、東京応化（株）製ＯＥＢＲ）（１
１）を形成し、フォトレジスト（９）の側面のＳｉＯ２
膜（１０）を上記混合液でスライトエッチして除去する
（図６）。
【００１６】７．フォトレジスト（９）及び（１１）を
除去した後、再度フォトレジスト（例えば、東京応化（
株）製ＯＥＢＲ）（１２）を上記６の工程と同様に形成
する（図７）。
除去した後、再度フォトレジスト（例えば、東京応化（
株）製ＯＥＢＲ）（１２）を上記６の工程と同様に形成
する（図７）。
【００１７】８．上記混合液で両側のフォトレジスト（
６）の側面のＳｉＯ２膜（８）をスライトエッチして除
去し、その後、フォトレジスト（１２）及び（６）を除
去する。さらに、改めてフォトレジスト（例えば、東京
応化（株）製ＯＥＢＲ）（１３）を形成した後、不純物
（２８Ｓｉ＋）をイオン注入し、ｎ＋＋層（第２の高濃
度層）（１８）を形成する（図８）。注入条件は、加速
電圧１２０ＫｅＶ、ド−ズ量５×１０１３ｃｍ−２とし
た。また、このイオン注入に際しては、ＳｉＯ２膜（８
）及び（１０）がイオン阻止膜として働くため、ＳｉＮ
膜（５）が露呈している領域だけにイオン注入される。
６）の側面のＳｉＯ２膜（８）をスライトエッチして除
去し、その後、フォトレジスト（１２）及び（６）を除
去する。さらに、改めてフォトレジスト（例えば、東京
応化（株）製ＯＥＢＲ）（１３）を形成した後、不純物
（２８Ｓｉ＋）をイオン注入し、ｎ＋＋層（第２の高濃
度層）（１８）を形成する（図８）。注入条件は、加速
電圧１２０ＫｅＶ、ド−ズ量５×１０１３ｃｍ−２とし
た。また、このイオン注入に際しては、ＳｉＯ２膜（８
）及び（１０）がイオン阻止膜として働くため、ＳｉＮ
膜（５）が露呈している領域だけにイオン注入される。
【００１８】９．上記混合液でフォトレジスト（６）の
側面のＳｉＯ２膜（１０）をスライトエッチして除去し
、その後、レジスト膜（６）及び（１３）を除去する。 その後、８８０℃で５秒間の短時間アニ−ルを施し、各
イオン注入層を活性化する（図９）。
側面のＳｉＯ２膜（１０）をスライトエッチして除去し
、その後、レジスト膜（６）及び（１３）を除去する。 その後、８８０℃で５秒間の短時間アニ−ルを施し、各
イオン注入層を活性化する（図９）。
【００１９】１０．フォトレジスト（例えば、東京応化
（株）製ＯＥＢＲ）（１４）を形成し、ソ−ス電極，ド
レイン電極形成予定領域の窓開けを行なう。引き続き、
ＣＦ４ガス中のプラズマエッチングでＳｉＮ膜（５）を
エッチングする。この際、ＳｉＯ２膜（８）がエッチン
グのマスクとして働くため、ＳｉＮ膜（５）のエッジは
ＳｉＯ２膜（８）のエッジと等しくなる。続いて、Ａｕ
Ｇｅ／Ｎｉ膜（１５）を蒸着する（図１０）。
（株）製ＯＥＢＲ）（１４）を形成し、ソ−ス電極，ド
レイン電極形成予定領域の窓開けを行なう。引き続き、
ＣＦ４ガス中のプラズマエッチングでＳｉＮ膜（５）を
エッチングする。この際、ＳｉＯ２膜（８）がエッチン
グのマスクとして働くため、ＳｉＮ膜（５）のエッジは
ＳｉＯ２膜（８）のエッジと等しくなる。続いて、Ａｕ
Ｇｅ／Ｎｉ膜（１５）を蒸着する（図１０）。
【００２０】１１．フォトレジスト（１４）上の不要な
ＡｕＧｅ／Ｎｉ膜（１５）をフォトレジスト（１４）と
ともにリフトオフした後、Ｈ２雰囲気中４５０℃，１２
０秒熱処理することにより、オ−ミック電極（２０）を
形成する。続いて、フォトレジスト（例えば、東京応化
（株）製ＯＥＢＲ）（１６）を形成し、ゲート電極の庇
部（２１）に相当する部位に窓開けを行ない、露出した
ＳｉＮ膜（５）をＣＦ４ガス中のプラズマエッチングで
除去する。引き続いて、Ｔｉ／Ｐｔ／Ａｕ膜（２２）を
蒸着する（図１１）。
ＡｕＧｅ／Ｎｉ膜（１５）をフォトレジスト（１４）と
ともにリフトオフした後、Ｈ２雰囲気中４５０℃，１２
０秒熱処理することにより、オ−ミック電極（２０）を
形成する。続いて、フォトレジスト（例えば、東京応化
（株）製ＯＥＢＲ）（１６）を形成し、ゲート電極の庇
部（２１）に相当する部位に窓開けを行ない、露出した
ＳｉＮ膜（５）をＣＦ４ガス中のプラズマエッチングで
除去する。引き続いて、Ｔｉ／Ｐｔ／Ａｕ膜（２２）を
蒸着する（図１１）。
【００２１】１２．フォトレジスト（１６）上の不要な
Ｔｉ／Ｐｆ／Ａｕ 膜 （２２）をフォトレジスト（１
６）とともにリフトオフし、ゲ−ト電極（１７）を形成
する（図１２）。
Ｔｉ／Ｐｆ／Ａｕ 膜 （２２）をフォトレジスト（１
６）とともにリフトオフし、ゲ−ト電極（１７）を形成
する（図１２）。
【００２２】
【発明の効果】ソ−ス電極及びドレイン電極としてのオ
−ミック電極と、ｎ＋層（７）との接続部は、リフトオ
フで形成されたＳｉＯ２膜（８）で規定される。この残
留ＳｉＯ２膜（８）は、フォトレジスト（６）のパタ−
ンに一致する。このパターン寸法は、重ね合わせ精度よ
り、高精度で制御することが可能であることから、従来
の重ね合わせによるオ−ミック電極の形成位置決定手法
より、高い精度で位置決定できる。また、前記したよう
に、残留ＳｉＯ２膜（８）がオ−ミック電極のゲ−ト側
の端部の位置決定をするので、オ−ミック電極の形成位
置が多少ずれても、ゲ−ト電極とオ−ミック電極の実行
的な距離は、所望の値に保たれる。従って、高度なマス
ク合わせ精度を有する高価な装置は不要となる。
−ミック電極と、ｎ＋層（７）との接続部は、リフトオ
フで形成されたＳｉＯ２膜（８）で規定される。この残
留ＳｉＯ２膜（８）は、フォトレジスト（６）のパタ−
ンに一致する。このパターン寸法は、重ね合わせ精度よ
り、高精度で制御することが可能であることから、従来
の重ね合わせによるオ−ミック電極の形成位置決定手法
より、高い精度で位置決定できる。また、前記したよう
に、残留ＳｉＯ２膜（８）がオ−ミック電極のゲ−ト側
の端部の位置決定をするので、オ−ミック電極の形成位
置が多少ずれても、ゲ−ト電極とオ−ミック電極の実行
的な距離は、所望の値に保たれる。従って、高度なマス
ク合わせ精度を有する高価な装置は不要となる。
【００２３】以上述べた様に、本発明方法を用いれば、
安価な装置で精度良くオ−ミック電極を形成することが
できる。
安価な装置で精度良くオ−ミック電極を形成することが
できる。
【図１】本発明の一実施例の工程断面図である。
【図２】本発明の一実施例の工程断面図である。
【図３】本発明の一実施例の工程断面図である。
【図４】本発明の一実施例の工程断面図である。
【図５】本発明の一実施例の工程断面図である。
【図６】本発明の一実施例の工程断面図である。
【図７】本発明の一実施例の工程断面図である。
【図８】本発明の一実施例の工程断面図である。
【図９】本発明の一実施例の工程断面図である。
【図１０】本発明の一実施例の工程断面図である。
【図１１】本発明の一実施例の工程断面図である。
【図１２】本発明の一実施例の工程断面図である。
【図１３】従来の半導体装置の概略断面図である。
（１） 半絶縁性ＧａＡｓ基板
（２） ＳｉＮ膜
（３） フォトレジスト
（４） ｎ形動作層
（５） ＳｉＮ膜
（６） フォトジスト
（７） ｎ＋層
（８） ＳｉＯ２膜
（９） フォトレジスト
（１０） ＳｉＯ２膜
（１１） フォトレジスト
（１２） フォトレジスト
（１３） フォトレジスト
（１４） フォトレジスト
（１５） ＡｕＧｅ／Ｎｉ膜
（１６） フォトレジスト
（１７） ゲ−ト電極
（１８） ｎ＋＋層
（１９） Ｔ字部
（２０） オ−ミック電極
（２１） 庇部
（２２） Ｔｉ／Ｐｔ／Ａｕ膜
Claims (1)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上にゲート電極形成予定位
置とオーミック電極形成予定位置間に開孔を有する第１
のフォトレジスト膜を形成する工程と、前記第１のフォ
トレジスト膜をマスクとして不純物をイオン注入して、
第１の高濃度層を形成する工程と、全面から第２の絶縁
膜を形成する工程と、ゲート電極形成予定位置以外の前
記第２の絶縁膜を覆う第２のフォトレジスト膜を形成す
る工程と、前記第２の絶縁膜をマスクとして露出した前
記第１の絶縁膜をサイドエッチングする工程と、全面か
ら第３の絶縁膜を形成する工程と、ゲート電極形成予定
位置以外の前記第１及び第２のフォトレジスト膜を除去
し、該第１及び第２のフォトレジスト膜上の前記第２及
び第３の絶縁膜を除去する工程と、前記第２及び第３の
絶縁膜をマスクとして不純物をイオン注入して、第２の
高濃度層を形成する工程と、ゲート電極形成予定位置の
前記第１のフォトレジストを除去し、該第１のフォトレ
ジシスト膜上の第２及び第３の絶縁膜を除去する工程と
、前記第２の絶縁膜をマスクとして、前記第１の絶縁膜
をエッチングする工程と、露出した半導体基板上にゲー
ト電極及びオ−ミック電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127548A JPH04352431A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3127548A JPH04352431A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04352431A true JPH04352431A (ja) | 1992-12-07 |
Family
ID=14962735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3127548A Pending JPH04352431A (ja) | 1991-05-30 | 1991-05-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04352431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617660B2 (en) | 1998-09-09 | 2003-09-09 | Sanyo Electric Co., Ltd. | Field effect transistor semiconductor and method for manufacturing the same |
-
1991
- 1991-05-30 JP JP3127548A patent/JPH04352431A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6617660B2 (en) | 1998-09-09 | 2003-09-09 | Sanyo Electric Co., Ltd. | Field effect transistor semiconductor and method for manufacturing the same |
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