JPS63181480A - 自己整列ひ化ガリウム装置の製造方法 - Google Patents
自己整列ひ化ガリウム装置の製造方法Info
- Publication number
- JPS63181480A JPS63181480A JP63001409A JP140988A JPS63181480A JP S63181480 A JPS63181480 A JP S63181480A JP 63001409 A JP63001409 A JP 63001409A JP 140988 A JP140988 A JP 140988A JP S63181480 A JPS63181480 A JP S63181480A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- metal layer
- nitrogen
- metal
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6738—Schottky barrier electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/105—Masks, metal
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野コ
この発明は、ひ化ガリウム(GaAs)電界効果トラン
ジスタおよびその製造方法に関するものであり、特に集
積回路で使用する自己整列ゲート(SAG)GaAs
トランジスタの製造方法に関するものである。
ジスタおよびその製造方法に関するものであり、特に集
積回路で使用する自己整列ゲート(SAG)GaAs
トランジスタの製造方法に関するものである。
[従来の技術]
現在使用されている処理は二つのカデゴリーに分けられ
る。すなわち、 (1)熱安定耐熱ゲート(RG)、 (2)置換ゲート(SG)である。
る。すなわち、 (1)熱安定耐熱ゲート(RG)、 (2)置換ゲート(SG)である。
処理の観点から見るとRG処理はSG処理よりも製造が
簡単で容易であるが、ショッッキゲート金属の熱安定性
にきびしい要求がある。SG処理はゲート金属について
通常以上の熱安定性の要求はないが、形成が困難な注意
深く制御されたT型形状の3層ゲート置換マスクが必要
とされる。
簡単で容易であるが、ショッッキゲート金属の熱安定性
にきびしい要求がある。SG処理はゲート金属について
通常以上の熱安定性の要求はないが、形成が困難な注意
深く制御されたT型形状の3層ゲート置換マスクが必要
とされる。
RG処理は全体としてSG処理よりもすぐれているが、
RG処理の従来の実施においては不適当な技術によりプ
ロセスのいくつかの部分について妥協が必要である。S
G処理においては、金が耐熱金属として使用されている
。それは低い比抵抗を有し、その熱安定性もその処理に
充分であるからである。しかしながら、RG処理では、
使用された耐熱金属はゲートショッッキコンタクトの必
要な熱安定性が得られるようなものでなければならない
。金はこの処理には適当な金属ではない。
RG処理の従来の実施においては不適当な技術によりプ
ロセスのいくつかの部分について妥協が必要である。S
G処理においては、金が耐熱金属として使用されている
。それは低い比抵抗を有し、その熱安定性もその処理に
充分であるからである。しかしながら、RG処理では、
使用された耐熱金属はゲートショッッキコンタクトの必
要な熱安定性が得られるようなものでなければならない
。金はこの処理には適当な金属ではない。
過去における主要な問題はRG処理に適した耐熱金属の
比抵抗が金の比抵抗に比較して高いことである。耐熱ゲ
ート金属の比抵抗が高いことはRG処理を複雑にし、耐
熱金属で可能であるよりも低い比抵抗でなければならな
い第1のレベルの接続金属はSG処理におけるようなゲ
ートマスクレベルではなく追加のマスクレベルによって
決定される。また高いゲート抵抗はRG処理されたFE
Tの特性を低下させ、アナログ回路を製作するためにこ
の高度(こ製造容易な処理の使用を不可能にする。
比抵抗が金の比抵抗に比較して高いことである。耐熱ゲ
ート金属の比抵抗が高いことはRG処理を複雑にし、耐
熱金属で可能であるよりも低い比抵抗でなければならな
い第1のレベルの接続金属はSG処理におけるようなゲ
ートマスクレベルではなく追加のマスクレベルによって
決定される。また高いゲート抵抗はRG処理されたFE
Tの特性を低下させ、アナログ回路を製作するためにこ
の高度(こ製造容易な処理の使用を不可能にする。
[発明の解決すべき問題点]
それ故、この発明の目的は、従来技術の欠点を克服した
自己整列ゲート型電界効果トランジスタを提供すること
である。
自己整列ゲート型電界効果トランジスタを提供すること
である。
この発明の付加的な目的は、高温度で安定なショツツキ
バリアおよび金に対する高温度で安定な拡散バリアの両
者を同時に与える耐熱ゲート金属部分を提供することで
ある。
バリアおよび金に対する高温度で安定な拡散バリアの両
者を同時に与える耐熱ゲート金属部分を提供することで
ある。
この発明のさらに別の目的は、自己整列注入マスクとし
て使用するT型ゲート構造を製造し、FETのゲート抵
抗を減少させるためにn十活性化アニール中その場所に
金を残すためにエツチングマスクとして金を使用するこ
とである。(これはn+アニール前にNiエツチングマ
スクを除去する現在の過程を不要にし、そのため処理工
程の数を減少させる。) この発明のさらに別の目的は、ゲート金属および第1の
レベルの接続金属の両者に耐熱金属と金層よりなる金属
を使用することである。これはG a A s集積回路
の生産効率を増加させ、製造コストを、減少させる。
て使用するT型ゲート構造を製造し、FETのゲート抵
抗を減少させるためにn十活性化アニール中その場所に
金を残すためにエツチングマスクとして金を使用するこ
とである。(これはn+アニール前にNiエツチングマ
スクを除去する現在の過程を不要にし、そのため処理工
程の数を減少させる。) この発明のさらに別の目的は、ゲート金属および第1の
レベルの接続金属の両者に耐熱金属と金層よりなる金属
を使用することである。これはG a A s集積回路
の生産効率を増加させ、製造コストを、減少させる。
この発明のさらに別の目的は、ゲート抵抗を減少させる
ことによってR,G処理を使用1.て製造されたG a
A s を界効果トランジスタの特性を改善すること
である。
ことによってR,G処理を使用1.て製造されたG a
A s を界効果トランジスタの特性を改善すること
である。
この発明のさらに別の目的は、アナログ電界効果トラン
ジスタおよびMMIC3の製造に非常に製造が容易なR
G処理の適用を=J能にすることである。
ジスタおよびMMIC3の製造に非常に製造が容易なR
G処理の適用を=J能にすることである。
[問題点解決のための手段]
これらの目的は以下の説明から明らかなように、窒化チ
タニウム・タングステンから構成されたゲート金属層が
前記基体上に形成され、前記トランジスタに対する拡散
障壁として使用される工程を有するこの発明の電界効果
トランジスタの製造方法によって達成される。
タニウム・タングステンから構成されたゲート金属層が
前記基体上に形成され、前記トランジスタに対する拡散
障壁として使用される工程を有するこの発明の電界効果
トランジスタの製造方法によって達成される。
[実施例]
第1図はこの発明の1実施例による自己整列ゲートを有
する電界効果トランジスタlOの構造を示している。
する電界効果トランジスタlOの構造を示している。
第2図を参照に半導体ウェハ11の処理について説明す
る。ひ化ガリウム(GaAs)基体12は最初に溶媒中
で清浄にされ、それから機械的研磨処理を使用するため
に生じたダメージを受けている基体12の部分がエツチ
ングにより除去される。各基体表面から少なくとも約5
μmを除去することによってダメージを受けた部分が除
去され、改善された電気的特性が得られる。基体から材
料を除去する場合の問題は、エツチング液の種類によっ
てはビットまたは粗いざらざらした表面が生じることで
ある。この問題の生じない好ましいエツチング液は5:
1:1の比率の硫酸と過酸化水素と水(H2SO4:H
2O2:H2O)との混合液であり、約30〜40℃の
範囲の温度で使用することによって避けることができる
。このエツチング液はウェハ11にダメージを与えるこ
とがなく、ウェハ11の表面を平滑な仕上げ面とし、そ
れはウェハの次の処理特にフォトリソグラフ処理を行な
うのに役立っている。
る。ひ化ガリウム(GaAs)基体12は最初に溶媒中
で清浄にされ、それから機械的研磨処理を使用するため
に生じたダメージを受けている基体12の部分がエツチ
ングにより除去される。各基体表面から少なくとも約5
μmを除去することによってダメージを受けた部分が除
去され、改善された電気的特性が得られる。基体から材
料を除去する場合の問題は、エツチング液の種類によっ
てはビットまたは粗いざらざらした表面が生じることで
ある。この問題の生じない好ましいエツチング液は5:
1:1の比率の硫酸と過酸化水素と水(H2SO4:H
2O2:H2O)との混合液であり、約30〜40℃の
範囲の温度で使用することによって避けることができる
。このエツチング液はウェハ11にダメージを与えるこ
とがなく、ウェハ11の表面を平滑な仕上げ面とし、そ
れはウェハの次の処理特にフォトリソグラフ処理を行な
うのに役立っている。
GaAsに対するパッシベイション層として作用する誘
電体層14が適当な誘電体材料の900Å以下の厚さの
層として基体12の表面に形成される。
電体層14が適当な誘電体材料の900Å以下の厚さの
層として基体12の表面に形成される。
誘電体層14として好ましい材料は窒化シリコン(S
i N) 、オキシ窒化シリコン(S i ON)、ま
たは2酸化シリコン(Si02)である。誘電体層14
の形成は後の工程においてフォトレジストの残留物から
分離することによって基体表面を保護する。しかしなが
ら、誘電体層14が省略されてイオン注入が直接GaA
s表面に行われてもよい。
i N) 、オキシ窒化シリコン(S i ON)、ま
たは2酸化シリコン(Si02)である。誘電体層14
の形成は後の工程においてフォトレジストの残留物から
分離することによって基体表面を保護する。しかしなが
ら、誘電体層14が省略されてイオン注入が直接GaA
s表面に行われてもよい。
フォトレジスト層1Bが誘電体層14の1表面15上に
形成される。フォトレジスト層16は後の処理における
イオン注入のパターンを定めるためにウェハ11上のマ
スクと整列するようにする一致マーク13に対してパタ
ーンが定められる。一致マーク13のパターンは誘電体
層14中およびその下のGaAs基体までエツチングさ
れる。エッチング後フォトレジスト層16は好ましくは
酸素プラズマによって除去される。
形成される。フォトレジスト層16は後の処理における
イオン注入のパターンを定めるためにウェハ11上のマ
スクと整列するようにする一致マーク13に対してパタ
ーンが定められる。一致マーク13のパターンは誘電体
層14中およびその下のGaAs基体までエツチングさ
れる。エッチング後フォトレジスト層16は好ましくは
酸素プラズマによって除去される。
別のフォトレジスト層18が第3図に示すように表面1
5上に形成される。フォトレジスト層18は誘電体層1
4を通ってその下のGaAs基体12中に選択的にイオ
ン注入されるために1以上の窓17を形成するようにパ
ターン付される。パターン付はよく知られた方法で行わ
れる。典型的には所望のパターンを育する写真マスクが
基体12上の一致マークとその一致マークが一致するよ
うにフォトレジスト層18上に位置せしめられる。フォ
トレジスト層18はマスクを通して露光され、それから
マスクが除去される。溶媒により露光された区域のフォ
トレジストが溶解して洗い流されて除去され、露光され
ない区域のフォトレジストが注入マスクとして残される
。
5上に形成される。フォトレジスト層18は誘電体層1
4を通ってその下のGaAs基体12中に選択的にイオ
ン注入されるために1以上の窓17を形成するようにパ
ターン付される。パターン付はよく知られた方法で行わ
れる。典型的には所望のパターンを育する写真マスクが
基体12上の一致マークとその一致マークが一致するよ
うにフォトレジスト層18上に位置せしめられる。フォ
トレジスト層18はマスクを通して露光され、それから
マスクが除去される。溶媒により露光された区域のフォ
トレジストが溶解して洗い流されて除去され、露光され
ない区域のフォトレジストが注入マスクとして残される
。
イオン注入処理が周知の任意の方法で行われる。
一つの方法では、ウェハ11が真空容器内に配置され、
イオンビームで一様にその上を走査しマスクの窓17を
通してGaAs基体12中に注入する。注入領域は図に
19で示される。誘電体層14の材料はアモルファス構
造を有し、したがってこの誘電体層14を通って入来す
るイオンのプレーナチャンネル効果を最小のものにする
。もしも、もつと急俊な注入プロファイルが所望される
のであれば、誘電体層■4が除去されて直接GaAs基
体12にイオン注入が行われる。イオン注入が行われた
後、フォトレジスト層1Bは酸素プラズマ中で除去され
る。
イオンビームで一様にその上を走査しマスクの窓17を
通してGaAs基体12中に注入する。注入領域は図に
19で示される。誘電体層14の材料はアモルファス構
造を有し、したがってこの誘電体層14を通って入来す
るイオンのプレーナチャンネル効果を最小のものにする
。もしも、もつと急俊な注入プロファイルが所望される
のであれば、誘電体層■4が除去されて直接GaAs基
体12にイオン注入が行われる。イオン注入が行われた
後、フォトレジスト層1Bは酸素プラズマ中で除去され
る。
誘電体層14の頂面に別のフォトレジスト層を形成し、
このフォトレジスト層のパターン付けを行なって窓を形
成し、その窓区域を通り誘電体層14およびGaAs基
体12中に所望の材料のイオンを注入する別の選択的イ
オン注入処理が行われてもよい。フォトレジスト層18
はその後除去される。
このフォトレジスト層のパターン付けを行なって窓を形
成し、その窓区域を通り誘電体層14およびGaAs基
体12中に所望の材料のイオンを注入する別の選択的イ
オン注入処理が行われてもよい。フォトレジスト層18
はその後除去される。
このようにして多数の異なった型式の能動および受動装
置、例えばエンファンスメントモードおよびデプレショ
ンモード電界効果トランジスタ、ダイオードおよび抵抗
が同じウェハ上に形成される。
置、例えばエンファンスメントモードおよびデプレショ
ンモード電界効果トランジスタ、ダイオードおよび抵抗
が同じウェハ上に形成される。
所望の選択的イオン注入処理が完了した後、誘電体層1
4はフッ化水素(HF)により除去され、金属層20が
ウェハのイオン注入された表面2B上に形成される。金
属層20はチタン・タングステン窒化物(TiWnx)
で形成される。
4はフッ化水素(HF)により除去され、金属層20が
ウェハのイオン注入された表面2B上に形成される。金
属層20はチタン・タングステン窒化物(TiWnx)
で形成される。
金属層20を形成する方法の一つは、窒素/アルゴンプ
ラズマ中でTiW(30原子%のTi)ターゲットによ
る反応性スパッタリングによるものである。金属層20
は次の処理で金属層20上に付着される金とGaAs基
体との間の拡散障壁として作用する。窒素の原子%を変
化させることによって拡散障壁としての層の効率を予想
外に著しく増加できることが発見された。l/4のN/
(N十Ar)の流皿比が好ましいが、1/■0乃至1/
1の範囲でもよい。窒素の比率をこの範囲に維持するこ
とによって、このような窒素の原子%の結果として障壁
機能を損うことなく20分以上の後続する焼鈍処理に耐
える金属層20を得ることができる。
ラズマ中でTiW(30原子%のTi)ターゲットによ
る反応性スパッタリングによるものである。金属層20
は次の処理で金属層20上に付着される金とGaAs基
体との間の拡散障壁として作用する。窒素の原子%を変
化させることによって拡散障壁としての層の効率を予想
外に著しく増加できることが発見された。l/4のN/
(N十Ar)の流皿比が好ましいが、1/■0乃至1/
1の範囲でもよい。窒素の比率をこの範囲に維持するこ
とによって、このような窒素の原子%の結果として障壁
機能を損うことなく20分以上の後続する焼鈍処理に耐
える金属層20を得ることができる。
第4図には金属層20上の別のマスクレベルの形成で始
まる次のゲート構造のパターン形成の工程が示されてい
る。このマスクレベルは金から形成され次のようにして
リフト・オフにより形成される金属エツチングマスク2
2である。高解像度のポジのフォトレジストマスクが金
属層20上に配置される。このポジのフォトレジストマ
スクはエツチングマスク22を形成する金属が付着され
る区域を定める開口を有する。エツチングマスク22の
金属はポジのフォトレジストマスクの開口部分を埋める
ようにこのポジのフォトレジストマスク上に蒸着される
。蒸着後ポジのフォトレジストマスク上の蒸着金属はフ
ォトレジストマスクの除去によりリフト・オフされ、金
属層20上に残った金属がエツチングマスク22を形成
する。前記のようにエツチングマスク22として好まし
い材料は金であり、この金属エツチングマスク22は除
去されないで完成後もその位置に残ってゲートの抵抗を
大きく減少させる。
まる次のゲート構造のパターン形成の工程が示されてい
る。このマスクレベルは金から形成され次のようにして
リフト・オフにより形成される金属エツチングマスク2
2である。高解像度のポジのフォトレジストマスクが金
属層20上に配置される。このポジのフォトレジストマ
スクはエツチングマスク22を形成する金属が付着され
る区域を定める開口を有する。エツチングマスク22の
金属はポジのフォトレジストマスクの開口部分を埋める
ようにこのポジのフォトレジストマスク上に蒸着される
。蒸着後ポジのフォトレジストマスク上の蒸着金属はフ
ォトレジストマスクの除去によりリフト・オフされ、金
属層20上に残った金属がエツチングマスク22を形成
する。前記のようにエツチングマスク22として好まし
い材料は金であり、この金属エツチングマスク22は除
去されないで完成後もその位置に残ってゲートの抵抗を
大きく減少させる。
高解像度のポジのフォトレジストマスクをリフト・オフ
により金属エツチングマスク22を形成するのに使用す
ることはフォトレジストエツチングマスクを使用するよ
りもずっと容易に1ミクロン以下のゲートライン幅を得
ることを可能にすることが認められる。さらに金属エツ
チングマスク22は以下説明するようにすぐれたイオン
注入マスクとして作用する。この高解像度のポジのフォ
トレジスト/リフト・オフ処理がウェハ11の次の処理
においても再び行われる。
により金属エツチングマスク22を形成するのに使用す
ることはフォトレジストエツチングマスクを使用するよ
りもずっと容易に1ミクロン以下のゲートライン幅を得
ることを可能にすることが認められる。さらに金属エツ
チングマスク22は以下説明するようにすぐれたイオン
注入マスクとして作用する。この高解像度のポジのフォ
トレジスト/リフト・オフ処理がウェハ11の次の処理
においても再び行われる。
金属エツチングマスク22の下にあるTiWNXの金属
層20は金属マスク22を利用してフッ素ベースのプラ
ズマ中で反応性イオンエツチングされる。
層20は金属マスク22を利用してフッ素ベースのプラ
ズマ中で反応性イオンエツチングされる。
プラズマは金属マスク22で覆われていない区域の金属
層20をエツチングし、また第4図に示すように断面T
形のゲート構造を形成するためにマスクされた区域のア
ンダーカットを行なう。プラズマによるアンダーカット
の量はプラズマのエツチングパラメータを変化させるこ
とによって制御することができる。これは最初に低い圧
力でエツチングして異方性プロファイルを形成し、次に
圧力を増加して迅速なプラズマアンダーカットを行なう
ことによって達成される。
層20をエツチングし、また第4図に示すように断面T
形のゲート構造を形成するためにマスクされた区域のア
ンダーカットを行なう。プラズマによるアンダーカット
の量はプラズマのエツチングパラメータを変化させるこ
とによって制御することができる。これは最初に低い圧
力でエツチングして異方性プロファイルを形成し、次に
圧力を増加して迅速なプラズマアンダーカットを行なう
ことによって達成される。
ゲートパターンの形成に続いて、フォトレジストマスク
28が第5図に示すように自己整列イオン注入される領
域29を定めるように表面26に形成される。自己整列
と言う用語が使用されるのは、マスク22がイオンビー
ム注入のマスクとして作用1゜て基体中の高濃度ドープ
領域を定めるからである。
28が第5図に示すように自己整列イオン注入される領
域29を定めるように表面26に形成される。自己整列
と言う用語が使用されるのは、マスク22がイオンビー
ム注入のマスクとして作用1゜て基体中の高濃度ドープ
領域を定めるからである。
n型ドープレベルが良好なショッッキ接触を形成するレ
ベルで最初のチャンネル注入に使用されるから、オーム
接触を良好にするようにこのイオン注入においてはずっ
と高いレベルのn+ドープが使用される。ショツツキ接
触およびオーム接触としてそれぞれpおよびp+イオン
注入も使用できるが、n型のほうがずっと速いキャリア
速度が得られる。
ベルで最初のチャンネル注入に使用されるから、オーム
接触を良好にするようにこのイオン注入においてはずっ
と高いレベルのn+ドープが使用される。ショツツキ接
触およびオーム接触としてそれぞれpおよびp+イオン
注入も使用できるが、n型のほうがずっと速いキャリア
速度が得られる。
フォトレジストマスク28はウェハ11上にポジのフォ
トレジストを付着させ、イオン注入が望まれる区域をマ
スクを通して露光することによって形成される。マスク
および露光されたフォトレジスト部分は除去される。高
濃度イオン注入のための窓27がそれによってウェハ1
1の表面2Gに形成される。金属エツチングマスク22
は窓区域に向けられるイオンに対する自己整列構造とし
て作用する。
トレジストを付着させ、イオン注入が望まれる区域をマ
スクを通して露光することによって形成される。マスク
および露光されたフォトレジスト部分は除去される。高
濃度イオン注入のための窓27がそれによってウェハ1
1の表面2Gに形成される。金属エツチングマスク22
は窓区域に向けられるイオンに対する自己整列構造とし
て作用する。
イオンはゲート構造24の両側の区域に各ゲート縁と隣
接するn+領領域の間に小さな分離区域を生じるように
注入される。金属エツチングマスク22はゲートの幅よ
りも大きい注入領域の間の間隔の生成を可能にする。こ
れはこのGaAs SAG処理の重要な特徴である。
接するn+領領域の間に小さな分離区域を生じるように
注入される。金属エツチングマスク22はゲートの幅よ
りも大きい注入領域の間の間隔の生成を可能にする。こ
れはこのGaAs SAG処理の重要な特徴である。
それはこれら二つの大きさの差を制御することによって
のみ装置はゲートキャパシタンスと破壊電圧対規制直列
抵抗の間の関係を最良のものとすることができるからで
ある。
のみ装置はゲートキャパシタンスと破壊電圧対規制直列
抵抗の間の関係を最良のものとすることができるからで
ある。
n+イオン注入はゲート金属のプラズマアンダーカット
によって決定された隣接するn十領域と各ゲートの縁と
の間の分離間隔を有してエツチングマスク22によって
ゲート構造24の領域からマスクされている。プラズマ
アンダーカットはゲートキャパシタンスと直列抵抗の両
者に関してゲート構造を最良のものとするのに充分の正
確性で制御されることができる。エツチングマスク22
はゲート構造24の抵抗を大きく減少させるために除去
されずにその場所に残される。
によって決定された隣接するn十領域と各ゲートの縁と
の間の分離間隔を有してエツチングマスク22によって
ゲート構造24の領域からマスクされている。プラズマ
アンダーカットはゲートキャパシタンスと直列抵抗の両
者に関してゲート構造を最良のものとするのに充分の正
確性で制御されることができる。エツチングマスク22
はゲート構造24の抵抗を大きく減少させるために除去
されずにその場所に残される。
ウェハはその後3000Å以下の誘電体密封体30によ
って覆われ、約850℃で20分間アニールされる。
って覆われ、約850℃で20分間アニールされる。
高いアニール温度においてひ素は蒸発し易いから密封体
30はGaAs基体を分解しないように保護する。Ti
WNX中のNの原子%は層2oに非常に高い熱安定性を
与えるから、チャンネルおよびイオン注入の両者に対し
てただ一つのアニール処理が必要であるに過ぎない。上
述のように、これによって最良の各イオン注入の活性化
、高いイオン移動度、減少した寄生抵抗および優れた装
置の特性が得られる。それはまた一つのアニール炉およ
び二つの別々のアニール処理を必要なくし、それにより
製造価格を減少させる。
30はGaAs基体を分解しないように保護する。Ti
WNX中のNの原子%は層2oに非常に高い熱安定性を
与えるから、チャンネルおよびイオン注入の両者に対し
てただ一つのアニール処理が必要であるに過ぎない。上
述のように、これによって最良の各イオン注入の活性化
、高いイオン移動度、減少した寄生抵抗および優れた装
置の特性が得られる。それはまた一つのアニール炉およ
び二つの別々のアニール処理を必要なくし、それにより
製造価格を減少させる。
TiWN)H金属層20の障壁特性が維持され、ウェハ
11の次の処理中に大きく劣化することがないことが確
保されるために、誘電体密封体3oは1.55乃至1.
95の範囲の屈折率(RI)を有する化学気相付着シリ
コンオキシ窒化物(S i ON)を選択することが望
ましい。1.55の屈折率が好ましい。
11の次の処理中に大きく劣化することがないことが確
保されるために、誘電体密封体3oは1.55乃至1.
95の範囲の屈折率(RI)を有する化学気相付着シリ
コンオキシ窒化物(S i ON)を選択することが望
ましい。1.55の屈折率が好ましい。
所定の範囲の5iON薄膜の屈折率を得るためにN20
/SiH4ガス流量比が密封体薄膜の付着中調整される
。
/SiH4ガス流量比が密封体薄膜の付着中調整される
。
次の工程は表面2Gのオーム接触32の形成である。
これは二つの方法のいずれかで行なうことができる。一
つの方法はアニール密封体30がフッ酸中で除去され、
接触32が蒸着およびリフト・オフによって形成される
。リフト・オフはエツチングマスク22の形成について
説明したような方法で行われる。
つの方法はアニール密封体30がフッ酸中で除去され、
接触32が蒸着およびリフト・オフによって形成される
。リフト・オフはエツチングマスク22の形成について
説明したような方法で行われる。
第2の、好ましい方法では、第6図のようにアニール密
封体30がウェハ11上の位置に残され、埋設された接
触32が密封体30を通って表面2Bに達するオーム接
触パターンをプラズマエツチングによって形成し、それ
から金属をエツチングされたパターン中に蒸着し、パタ
ーンがリフト・オフして形成される。
封体30がウェハ11上の位置に残され、埋設された接
触32が密封体30を通って表面2Bに達するオーム接
触パターンをプラズマエツチングによって形成し、それ
から金属をエツチングされたパターン中に蒸着し、パタ
ーンがリフト・オフして形成される。
接触32として好ましい材料は金ゲルマニウム化合物の
第1の層とその上のニッケル層とからなるものである。
第1の層とその上のニッケル層とからなるものである。
第1の方法は処理の点からみれば簡単であるが、第2の
方法は完全なゲートパッシベイションを与える利点があ
り、装置の信頼性を高める。いずれかの方法により接触
32の材料はスパッタリングよりは蒸着によって形成さ
れる。それはより表面を清浄にし、再現可能な接触特性
を与えるからである。
方法は完全なゲートパッシベイションを与える利点があ
り、装置の信頼性を高める。いずれかの方法により接触
32の材料はスパッタリングよりは蒸着によって形成さ
れる。それはより表面を清浄にし、再現可能な接触特性
を与えるからである。
いずれの場合にも接触32は400℃に10秒急速に加
熱されてGaAs基体に合金される。加熱には石英ハロ
ゲンタングステンランプを使用することが好ましい。
熱されてGaAs基体に合金される。加熱には石英ハロ
ゲンタングステンランプを使用することが好ましい。
第7図において、オーム接触32の合金後に第1のレベ
ルの導電接続金属層34が表面に形成される。
ルの導電接続金属層34が表面に形成される。
この金属層34はオーム接触32上にも延在し、各ゲー
トフィンガーの端部においてゲートパッドと接続を形成
する。
トフィンガーの端部においてゲートパッドと接続を形成
する。
金属層34は金属層20の形成に使用されたような窒素
/アルゴンプラズマ中のTiWターゲットの反応性スパ
ッタリングにより形成される。TiWターゲットのTi
の原子%は約30である。この場合にも金属層20の形
成のときと同様にスパッターシステム中のN (N+A
r )の流量比が調整され、窒素の原子%はl/10な
いし1/1の範囲であり、1 /4の比が好ましい。
/アルゴンプラズマ中のTiWターゲットの反応性スパ
ッタリングにより形成される。TiWターゲットのTi
の原子%は約30である。この場合にも金属層20の形
成のときと同様にスパッターシステム中のN (N+A
r )の流量比が調整され、窒素の原子%はl/10な
いし1/1の範囲であり、1 /4の比が好ましい。
層34のTiWNX部分の付着後、ウェハ11は真空シ
ステム中に移動され、そこでTiまたはMOがTiWN
)(上に蒸着される。その後金がTiまたはMo上に蒸
着される。もしも金の付着がスパッタリングにより行わ
れるならば、層34の中間のTiまたはMo部分が省略
できる。それは付着されたTiWNxと蒸着された金と
の間の接着層として作用するものであるからである。
ステム中に移動され、そこでTiまたはMOがTiWN
)(上に蒸着される。その後金がTiまたはMo上に蒸
着される。もしも金の付着がスパッタリングにより行わ
れるならば、層34の中間のTiまたはMo部分が省略
できる。それは付着されたTiWNxと蒸着された金と
の間の接着層として作用するものであるからである。
第2のレベルの接続金属層を形成するために、ウェハは
次に適当な誘電体で被覆されて層86が形成される。ポ
リイミドのような有機材料が誘電体材料として使用され
る。その他の誘電体材料としてはプラズマ付着されたS
iNおよび5iONのような無機材料がある。接続路3
8がパターン化されたフォトレジスト層40を通りプラ
ズマエツチングすることによって誘電体層3Bに開口さ
れる。接続路38は第7図に示すように下方の第ルベル
接続層34と第2の接続金属層との接続を可能にする。
次に適当な誘電体で被覆されて層86が形成される。ポ
リイミドのような有機材料が誘電体材料として使用され
る。その他の誘電体材料としてはプラズマ付着されたS
iNおよび5iONのような無機材料がある。接続路3
8がパターン化されたフォトレジスト層40を通りプラ
ズマエツチングすることによって誘電体層3Bに開口さ
れる。接続路38は第7図に示すように下方の第ルベル
接続層34と第2の接続金属層との接続を可能にする。
第2のレベルの接続金属層は第1図に示した第1のレベ
ルの接続金属層が開口および接続部によって行なったよ
うに付着され、リフト・オフまたはエツチングによって
パターン化される。
ルの接続金属層が開口および接続部によって行なったよ
うに付着され、リフト・オフまたはエツチングによって
パターン化される。
同様にさらに別のレベルの接続金属層が形成されてもよ
く、所望ならばウェハは引掻き傷等を防ぐために最終的
な誘電体パッシベイション被覆を施されてもよい。
く、所望ならばウェハは引掻き傷等を防ぐために最終的
な誘電体パッシベイション被覆を施されてもよい。
以上、特定の装置に関連してこの発明の詳細な説明した
が、この説明は単なる例示に過ぎないものであって、特
許請求の範囲に記載されたこの発明の技術的範囲を限定
するものではないことを理解すべきである。
が、この説明は単なる例示に過ぎないものであって、特
許請求の範囲に記載されたこの発明の技術的範囲を限定
するものではないことを理解すべきである。
第1図はこの発明により製造された電界効果トランジス
タの1実施例の断面図であり、第2図乃至第7図はこの
発明による電界効果トランジスタの製造の各段階を示す
概略図である。 12・・・半導体基体、14・・・誘電体層、1B、
18.28・・・フォトレジスト層、20・・・金属層
、22・・・金属エッチングマスク、32・・・オーム
接触。
タの1実施例の断面図であり、第2図乃至第7図はこの
発明による電界効果トランジスタの製造の各段階を示す
概略図である。 12・・・半導体基体、14・・・誘電体層、1B、
18.28・・・フォトレジスト層、20・・・金属層
、22・・・金属エッチングマスク、32・・・オーム
接触。
Claims (1)
- 【特許請求の範囲】 (1)注入されたイオンを有するGaAs基体の加熱を
含む電界効果トランジスタの製造方法において、 窒化チタニウム・タングステン(TiWN_x)から構
成されたゲート金属層が前記基体上に形成され、前記ト
ランジスタに対する拡散障壁として使用されることを特
徴とする電界効果トランジスタの製造方法。 (2)前記ゲート金属層が窒素/アルゴンプラズマ中の
TiW(30原子%のTi)ターゲットの反応性スパッ
タリングによつて形成される特許請求の範囲第1項記載
の方法。 (3)拡散障壁としての前記層の効率を増加させるため
に前記層中の窒素の原子%を変化させるように前記層の
形成中反応性スパッタリングされる窒素とアルゴンの流
量比を変化させる特許請求の範囲第2項記載の方法。 (4)前記流量比が1/10乃至1/1の範囲にある特
許請求の範囲第3項記載の方法。(5)前記ゲート金属
層上に金のマスク層を付着させる特許請求の範囲第1項
記載の方法。 (6)GaAs基体の少なくとも1領域に第1のイオン
注入を行ない、 前記注入された基体上に窒化チタニウム・タングステン
(TiWN_x)金属層を形成し、前記注入された領域
の金属層上に金のマスク層を付着させ、 マスクされない金属層部分を除去し、 金のマスク層を保持しながらマスクされていない第1の
イオン注入された領域中に自己整列されて第2のイオン
注入を行ない、 前記基体をアニールして注入された領域を活性化するこ
とを特徴とする自己整列ゲート型電界効果トランジスタ
の製造方法。 (7)前記窒化チタニウム・タングステン金属層の形成
は窒素/アルゴンプラズマ中のTiWターゲットの反応
性スパッタリングにより行われる特許請求の範囲第6項
記載の方法。 (8)拡散障壁としての前記層の効率を増加させるため
に前記層中の窒素の原子%を変化させるように前記金属
化層の形成中反応性スパッタリングされる窒素(N)と
アルゴン(Ar)の流量比(N/N+Ar)を変化させ
る特許請求の範囲第7項記載の方法。 (9)前記流量比が1/10乃至1/1の範囲にある特
許請求の範囲第8項記載の方法。(10)アニーリング
に先立つて前記基体上にシリコンオキシナイトライド(
SiON)の誘電体密閉層を設ける特許請求の範囲第6
項記載の方法。 (11)所定の屈折率を有する前記シリコンオキシナイ
トライド層を設けるためにプラズマ強調化学蒸気付着技
術によつて前記誘電体層が設けられる特許請求の範囲第
10項記載の方法。 (12)前記屈折率が1.55乃至1.95の範囲であ
る特許請求の範囲第11項記載の方法。 (13)前記屈折率が前記化学蒸気付着中ガスの流量比
を調整することにより調節される特許請求の範囲第12
項記載の方法。 (14)基体上の所定の区域中の前記密閉層を除去する
ことによつて注入された基体上にコンタクトを形成し、
窒化チタニウム・タングステンの第1のレベルの導電接
続層を使用する前記区域に導電材料を付着させる特許請
求の範囲第10項記載の方法。 (15)前記第1のレベルの導電接続層は窒素/アルゴ
ンプラズマ中におけるTiWターゲットの反応性スパッ
タリングにより形成される特許請求の範囲第14項記載
の方法。 (16)前記ターゲットは30原子%のTiを含んでい
る特許請求の範囲第15項記載の方法。 (17)前記導電接続層上にチタニウムまたはモリブデ
ンの層を付着させる特許請求の範囲第14項記載の方法
。 (18)前記付着は前記金属層上にポジチブのフォトレ
ジスト層を置き、窒化チタニウム・タングステンの層を
前記フォトレジスト層の開口区域に満たし、その後前記
フォトレジスト層をリフトオフする特許請求の範囲第6
項記載の方法。 (19)前記金属マスク層および前記金属化層がT型形
状を形成するように前記金属層付加的部分を除去する特
許請求の範囲第6項記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US002,083 | 1987-01-12 | ||
| US07/002,083 US4782032A (en) | 1987-01-12 | 1987-01-12 | Method of making self-aligned GaAs devices having TiWNx gate/interconnect |
| US2,083 | 1987-01-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63181480A true JPS63181480A (ja) | 1988-07-26 |
| JP2609267B2 JP2609267B2 (ja) | 1997-05-14 |
Family
ID=21699186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001409A Expired - Fee Related JP2609267B2 (ja) | 1987-01-12 | 1988-01-08 | 自己整列ひ化ガリウム装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4782032A (ja) |
| EP (1) | EP0276902A1 (ja) |
| JP (1) | JP2609267B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196764A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | 化合物半導体装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143857A (en) * | 1988-11-07 | 1992-09-01 | Triquint Semiconductor, Inc. | Method of fabricating an electronic device with reduced susceptiblity to backgating effects |
| US4968637A (en) * | 1989-05-31 | 1990-11-06 | Raytheon Company | Method of manufacture TiW alignment mark and implant mask |
| US5173449A (en) * | 1989-06-05 | 1992-12-22 | Motorola, Inc. | Metallization process |
| US5252843A (en) * | 1989-09-01 | 1993-10-12 | Fujitsu Limited | Semiconductor device having overlapping conductor layers |
| JP2814009B2 (ja) * | 1990-06-05 | 1998-10-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5211807A (en) * | 1991-07-02 | 1993-05-18 | Microelectronics Computer & Technology | Titanium-tungsten etching solutions |
| US5448085A (en) * | 1993-04-05 | 1995-09-05 | The United States Of America As Represented By The Secretary Of The Air Force | Limited current density field effect transistor with buried source and drain |
| US5580419A (en) * | 1994-03-23 | 1996-12-03 | Trw Inc. | Process of making semiconductor device using focused ion beam for resistless in situ etching, deposition, and nucleation |
| US5447874A (en) * | 1994-07-29 | 1995-09-05 | Grivna; Gordon | Method for making a semiconductor device comprising a dual metal gate using a chemical mechanical polish |
| US5550065A (en) * | 1994-11-25 | 1996-08-27 | Motorola | Method of fabricating self-aligned FET structure having a high temperature stable T-shaped Schottky gate contact |
| US5683936A (en) * | 1995-01-27 | 1997-11-04 | The Whitaker Corporation | Reactive ion etched assisted gold post process |
| US5861064A (en) * | 1997-03-17 | 1999-01-19 | Fsi Int Inc | Process for enhanced photoresist removal in conjunction with various methods and chemistries |
| US6107152A (en) * | 1998-02-20 | 2000-08-22 | Micron Technology, Inc. | Method of forming tungsten nitride comprising layers using NF3 as a nitrogen source gas |
| US6682970B1 (en) | 1998-02-27 | 2004-01-27 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6150706A (en) | 1998-02-27 | 2000-11-21 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US7034353B2 (en) | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
| EP2071053B1 (en) * | 2006-09-29 | 2019-02-27 | Toyoda Gosei Co., Ltd. | Filming method for iii-group nitride semiconductor laminated structure |
| TW201110344A (en) * | 2009-09-04 | 2011-03-16 | Univ Nat Chiao Tung | GaN transistor with nitrogen-rich tungsten nitride Schottky gate contact and method of forming the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212163A (ja) * | 1982-04-23 | 1983-12-09 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積回路およびその製造方法 |
| JPS61183961A (ja) * | 1985-02-12 | 1986-08-16 | Nec Corp | 電極の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4213840A (en) * | 1978-11-13 | 1980-07-22 | Avantek, Inc. | Low-resistance, fine-line semiconductor device and the method for its manufacture |
| US4396437A (en) * | 1981-05-04 | 1983-08-02 | Hughes Aircraft Company | Selective encapsulation, controlled atmosphere annealing for III-V semiconductor device fabrication |
| US4532695A (en) * | 1982-07-02 | 1985-08-06 | The United States Of America As Represented By The Secretary Of The Air Force | Method of making self-aligned IGFET |
| JPS5950567A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 電界効果トランジスタの製造方法 |
| JPS59119867A (ja) * | 1982-12-27 | 1984-07-11 | Toshiba Corp | 半導体装置 |
| US4566026A (en) * | 1984-04-25 | 1986-01-21 | Honeywell Inc. | Integrated circuit bimetal layer |
| FR2571548B1 (fr) * | 1984-10-09 | 1987-07-24 | Thomson Csf | Dispositif semiconducteur comportant un contact schottky, et procede de realisation d'un tel dispositif |
| US4674174A (en) * | 1984-10-17 | 1987-06-23 | Kabushiki Kaisha Toshiba | Method for forming a conductor pattern using lift-off |
-
1987
- 1987-01-12 US US07/002,083 patent/US4782032A/en not_active Expired - Lifetime
-
1988
- 1988-01-05 EP EP88300021A patent/EP0276902A1/en not_active Ceased
- 1988-01-08 JP JP63001409A patent/JP2609267B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58212163A (ja) * | 1982-04-23 | 1983-12-09 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | 集積回路およびその製造方法 |
| JPS61183961A (ja) * | 1985-02-12 | 1986-08-16 | Nec Corp | 電極の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196764A (ja) * | 2005-01-14 | 2006-07-27 | Fujitsu Ltd | 化合物半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4782032A (en) | 1988-11-01 |
| JP2609267B2 (ja) | 1997-05-14 |
| EP0276902A1 (en) | 1988-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4849376A (en) | Self-aligned refractory gate process with self-limiting undercut of an implant mask | |
| US4965218A (en) | Self-aligned gate realignment employing planarizing overetch | |
| JPS63181480A (ja) | 自己整列ひ化ガリウム装置の製造方法 | |
| US4711701A (en) | Self-aligned transistor method | |
| US4728621A (en) | Fabricating a field effect transistor utilizing a dummy gate | |
| JPS63316476A (ja) | 半導体装置およびその製造方法 | |
| JPS6310589B2 (ja) | ||
| JP2677401B2 (ja) | 自己整列ゲートfetの製造方法 | |
| US5112763A (en) | Process for forming a Schottky barrier gate | |
| JPH022142A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US5374586A (en) | Multi-LOCOS (local oxidation of silicon) isolation process | |
| JPH01161773A (ja) | 化合物半導体装置の製造方法 | |
| JPS6113670A (ja) | 薄膜電界効果トランジスタの製造方法およびその方法によつて得られるトランジスタ | |
| US5750438A (en) | Method for fabricating a local interconnection structure | |
| JPS603158A (ja) | 電界効果トランジスタの形成方法 | |
| JPH0362300B2 (ja) | ||
| EP0220605B1 (en) | Method of making self-aligned gaas digital integrated circuits | |
| JPH04368125A (ja) | 半導体装置及びその製造方法 | |
| EP0275020A2 (en) | A method of making self-aligned field effect transistors | |
| JP2652657B2 (ja) | ゲート電極形成方法 | |
| KR0163741B1 (ko) | 반도체 소자의 오믹접촉전극 형성방법 | |
| JPS5996770A (ja) | 集積回路の製造方法 | |
| JPH0821594B2 (ja) | 半導体装置の製造方法 | |
| EP0366939A2 (en) | A process for forming a Schottky barrier gate on gallium-arsenide | |
| JPH04352333A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |