JPH0435320A - １ビット・ディジタル／アナログ変換器 - Google Patents
１ビット・ディジタル／アナログ変換器Info
- Publication number
- JPH0435320A JPH0435320A JP2137817A JP13781790A JPH0435320A JP H0435320 A JPH0435320 A JP H0435320A JP 2137817 A JP2137817 A JP 2137817A JP 13781790 A JP13781790 A JP 13781790A JP H0435320 A JPH0435320 A JP H0435320A
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- JP
- Japan
- Prior art keywords
- signal
- output
- zero
- input
- data
- Prior art date
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- Pending
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- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えばディジタルオーディオ機器に用いる１
ビット・ディジタル／アナログ変換器に関するものであ
る。
ビット・ディジタル／アナログ変換器に関するものであ
る。
従来の技術
従来の１ビット・ディジタル／アナログ変換器は、入力
されたパルス符号変ｍＷ（以下、ＰＣＭとする。）信号
などの複数ビットのディジタル信号をノイズシェービン
グ技術などを用いて出力ビツト数を減少させ、最終的に
パルス幅変調（以下、ＰＷＭとする。）などの１ビット
信号に変換した後、フィルタを介して帯域内の信号を取
り出すように構成されていた。また、性能改善のため例
えばアナログ的に相補的な２つの出力信号を差動加算し
て出力を取り出すように工夫されたものもある。
されたパルス符号変ｍＷ（以下、ＰＣＭとする。）信号
などの複数ビットのディジタル信号をノイズシェービン
グ技術などを用いて出力ビツト数を減少させ、最終的に
パルス幅変調（以下、ＰＷＭとする。）などの１ビット
信号に変換した後、フィルタを介して帯域内の信号を取
り出すように構成されていた。また、性能改善のため例
えばアナログ的に相補的な２つの出力信号を差動加算し
て出力を取り出すように工夫されたものもある。
従来の差動加算型１ビット・ディジタル／アナログ変換
器について図面を参照しながら動作を説明する。
器について図面を参照しながら動作を説明する。
第３図に従来例の構成を示す。第３図において、３１は
信号の入力端子、３２は入力されたＰＣＭ信号をノイズ
シェービング技術によりビット数を減少させるノイズシ
ェーパ、３３はノイズシェーパ３２の出力をＰＷＭ変換
する第１の信号変換器、３４はノイズシェーパ２２の出
力を第１の信号変換器３３と相補的なＰＷＭ信号に変換
して出力する第２の信号変換器、３５は第１の信号変換
器３３から出力されるＰＷＭ信号の高域成分を除去する
第１のローパスフィルタ、３６は第２の信号変換器３４
から出力されるＰＷＭ信号の高域成分を除去する第２の
ローパスフィルタ、３７は第１のローパスフィルタ３５
の出力と第２のローパスフィルタ３６の出力とを差動加
算する差動加算器、３８は差動加算器３７の出力を取り
出す出力端子である。
信号の入力端子、３２は入力されたＰＣＭ信号をノイズ
シェービング技術によりビット数を減少させるノイズシ
ェーパ、３３はノイズシェーパ３２の出力をＰＷＭ変換
する第１の信号変換器、３４はノイズシェーパ２２の出
力を第１の信号変換器３３と相補的なＰＷＭ信号に変換
して出力する第２の信号変換器、３５は第１の信号変換
器３３から出力されるＰＷＭ信号の高域成分を除去する
第１のローパスフィルタ、３６は第２の信号変換器３４
から出力されるＰＷＭ信号の高域成分を除去する第２の
ローパスフィルタ、３７は第１のローパスフィルタ３５
の出力と第２のローパスフィルタ３６の出力とを差動加
算する差動加算器、３８は差動加算器３７の出力を取り
出す出力端子である。
ノイズシェーパ３２の動作は、本発明において重要な位
置を占めないため説明は省略するが、正弦波信号を入力
した場合、ノイズシェーパ３２の出力はアナログ的に図
示すれば第４図に示すような信号となる。この例の場合
、ノイズシェーパ３２により１７ビツトフルスケールの
正弦波は１１値のディジタル信号に変換されている。第
４図に示す値−５〜＋５は、第１の信号変換器３３によ
り第５図に示すようなＰＷＭ波形に変換されるとともに
、第２の信号変換器３４により第６図に示すようなＰＷ
Ｍ波形に変換される。これらのＰＷＭ波は、それぞれ第
１および第２のローパスフィルタ３５．３８によって高
域成分が除去された後、差動加算器３７によって差動加
算され、出力として取り出される。
置を占めないため説明は省略するが、正弦波信号を入力
した場合、ノイズシェーパ３２の出力はアナログ的に図
示すれば第４図に示すような信号となる。この例の場合
、ノイズシェーパ３２により１７ビツトフルスケールの
正弦波は１１値のディジタル信号に変換されている。第
４図に示す値−５〜＋５は、第１の信号変換器３３によ
り第５図に示すようなＰＷＭ波形に変換されるとともに
、第２の信号変換器３４により第６図に示すようなＰＷ
Ｍ波形に変換される。これらのＰＷＭ波は、それぞれ第
１および第２のローパスフィルタ３５．３８によって高
域成分が除去された後、差動加算器３７によって差動加
算され、出力として取り出される。
発明が解決しようとする課題
しかしながら、抵抗ラダー型のディジタル／アナログ変
換器などでは無信号時にはアナログ回路が原因となるノ
イズ以外は発生しなかったのに対し、上記従来例のよう
な１ビット・ディジタル／アナログ変換器では、無信号
時、すなわちディジタルゼロが入力されたときでも、ノ
イズシェーパ３２の出力は第７図に示すようなデータと
なり、入力データがゼロの場合にも出力データが変化し
、このデータがＰＷＭ変換されてしまうため、ノイズと
なって出力されてしまうという課題を有していた。
換器などでは無信号時にはアナログ回路が原因となるノ
イズ以外は発生しなかったのに対し、上記従来例のよう
な１ビット・ディジタル／アナログ変換器では、無信号
時、すなわちディジタルゼロが入力されたときでも、ノ
イズシェーパ３２の出力は第７図に示すようなデータと
なり、入力データがゼロの場合にも出力データが変化し
、このデータがＰＷＭ変換されてしまうため、ノイズと
なって出力されてしまうという課題を有していた。
本発明は上記課題に鑑みてなされたもので、入力データ
としてゼロが一定期間続いた場合には、入力はゼロであ
ると判定して、ＰＷＭ出力をＯまたはｌに固定すること
で無信号時のノイズを低減できる１ビツト書デイジタル
／アナログ変換器を提供することを目的とするものであ
る。
としてゼロが一定期間続いた場合には、入力はゼロであ
ると判定して、ＰＷＭ出力をＯまたはｌに固定すること
で無信号時のノイズを低減できる１ビツト書デイジタル
／アナログ変換器を提供することを目的とするものであ
る。
課題を解決するための手段
この目的を達成するために、本発明の１ビツトΦデイジ
タル／アナログ変換器は、入力されたディジタル信号を
互いに相補な関係を有する１ビット信号に変換する２つ
のディジタル信号変換手段と、入力信号が一定期間ゼロ
であることを検出した場合にゼロ検出信号を出力するゼ
ロ検出手段と、前記ゼロ検出手段から出力される信号に
応じて前記２つのディジタル信号変換手段の出力をそれ
ぞれデータ０または１に固定する２つの信号選択手段と
、前記２つの信号選択手段のそれぞれの出力の高域成分
を除去する２つのフィルタと、前記２つのフィルタの出
力を差動加算する差動加算手段とを具備したものである
。
タル／アナログ変換器は、入力されたディジタル信号を
互いに相補な関係を有する１ビット信号に変換する２つ
のディジタル信号変換手段と、入力信号が一定期間ゼロ
であることを検出した場合にゼロ検出信号を出力するゼ
ロ検出手段と、前記ゼロ検出手段から出力される信号に
応じて前記２つのディジタル信号変換手段の出力をそれ
ぞれデータ０または１に固定する２つの信号選択手段と
、前記２つの信号選択手段のそれぞれの出力の高域成分
を除去する２つのフィルタと、前記２つのフィルタの出
力を差動加算する差動加算手段とを具備したものである
。
作用
本発明は上記構成により、無信号時であることを検出し
た場合にはＰＷＭ波形を０または１に固定することで、
無信号時のノイズを低減することができる。
た場合にはＰＷＭ波形を０または１に固定することで、
無信号時のノイズを低減することができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例の１ビット・ディジタル／ア
ナログ変換器の構成図を示すものである。
ナログ変換器の構成図を示すものである。
第１図に・おいて、ｌは入力端子、２は入力されたＰＣ
Ｍ信号をノイズシェービング技術によりビット数を減少
させるノイズシェーパ、３はノイズシェーパ２の出力を
ＰＷＭ変換する第１の信号変換器、４はノイズシェーパ
２の出力を第１の信号変換器３と相補的なＰＷＭ信号に
変換して出力する第２の信号変換器、９は入力データが
一定期間ゼロであった場合にゼロ検出信号を発生するゼ
ロ検出器、１０はゼロ検出器９からゼロ検出信号が出力
されているときにＯ（または１）を出力し、それ以外は
第１の信号変換器３の出力信号を出力する第１のデータ
選択器、１１はゼロ検出器９からゼロ検出信号が出力さ
れているときにＯ（または１）を出力し、それ以外は第
２の信号変換器４の出力信号を出力する第２のデータ選
択器、５は第１の信号変換器３から出力されるＰＷＭ信
号の高域成分を除去する第１のローパスフィルタ、６は
第２の信号変換器４から出力されるＰＷＭ信号の高域成
分を除去する第２のローパスフィルタ、７は第１のロー
パスフィルタ５の出力と第２のローパスフィルタ６の出
力とを差動加算する差動加算器、８は差動加算器７の出
力を取り出す出力端子である。ここで、ノイズシェーパ
２および第１および第２の信号変換器３，４の動作は従
来例と同様であるので動作説明は省略する。
Ｍ信号をノイズシェービング技術によりビット数を減少
させるノイズシェーパ、３はノイズシェーパ２の出力を
ＰＷＭ変換する第１の信号変換器、４はノイズシェーパ
２の出力を第１の信号変換器３と相補的なＰＷＭ信号に
変換して出力する第２の信号変換器、９は入力データが
一定期間ゼロであった場合にゼロ検出信号を発生するゼ
ロ検出器、１０はゼロ検出器９からゼロ検出信号が出力
されているときにＯ（または１）を出力し、それ以外は
第１の信号変換器３の出力信号を出力する第１のデータ
選択器、１１はゼロ検出器９からゼロ検出信号が出力さ
れているときにＯ（または１）を出力し、それ以外は第
２の信号変換器４の出力信号を出力する第２のデータ選
択器、５は第１の信号変換器３から出力されるＰＷＭ信
号の高域成分を除去する第１のローパスフィルタ、６は
第２の信号変換器４から出力されるＰＷＭ信号の高域成
分を除去する第２のローパスフィルタ、７は第１のロー
パスフィルタ５の出力と第２のローパスフィルタ６の出
力とを差動加算する差動加算器、８は差動加算器７の出
力を取り出す出力端子である。ここで、ノイズシェーパ
２および第１および第２の信号変換器３，４の動作は従
来例と同様であるので動作説明は省略する。
ゼロデータが一定期間入力された場合、ゼロ検出器９か
らはゼロ検出信号が出力される。ゼロ検出器９は例えば
第２図に示すような構成をしている。第２図において、
２１はサンプリングクロック入力端子、２２はデータ入
力端子、２３はＮ。
らはゼロ検出信号が出力される。ゼロ検出器９は例えば
第２図に示すような構成をしている。第２図において、
２１はサンプリングクロック入力端子、２２はデータ入
力端子、２３はＮ。
Ｒゲート、２４は非同期クリアおよびカウントイネーブ
ルつきのカウンタ、２５はゼロ検出信号出力端子である
。データ入力端子２２から入力されるデータがゼロ以外
のときはＮＯＲゲート２３の出力はＯとなり、カウンタ
２４はリセットされたままである。入力データがゼロに
なったとき、リセットは解除され、サンプリングクロッ
ク入力端子２１から入力されているサンプリングクロッ
ク周期でカウンタ７４は計数を始める。初期の状態では
リップルキャリー出力（ＲＣ）はゼロであり、このリッ
プルキャリー出力はイネーブル端子に接続されているた
め、計数が継続される。いまカウンタ２４が８ビツトで
あるとすると、計数が２５５になる前に非ゼロのデータ
が入力されるとカウンタ２４はリセットされるため、ゼ
ロ検出信号は出力されない。計数が２５５になるまでゼ
ロ入力が継続するとカウンタ２４のリップルキャリー出
力が１となり、カウンタ２４はディスエイプル状態にな
るため、次に非ゼロデータが入力されてリセットされる
まで、計数２５５の状態を保持し、またゼロ検出信号を
出力したままになる。
ルつきのカウンタ、２５はゼロ検出信号出力端子である
。データ入力端子２２から入力されるデータがゼロ以外
のときはＮＯＲゲート２３の出力はＯとなり、カウンタ
２４はリセットされたままである。入力データがゼロに
なったとき、リセットは解除され、サンプリングクロッ
ク入力端子２１から入力されているサンプリングクロッ
ク周期でカウンタ７４は計数を始める。初期の状態では
リップルキャリー出力（ＲＣ）はゼロであり、このリッ
プルキャリー出力はイネーブル端子に接続されているた
め、計数が継続される。いまカウンタ２４が８ビツトで
あるとすると、計数が２５５になる前に非ゼロのデータ
が入力されるとカウンタ２４はリセットされるため、ゼ
ロ検出信号は出力されない。計数が２５５になるまでゼ
ロ入力が継続するとカウンタ２４のリップルキャリー出
力が１となり、カウンタ２４はディスエイプル状態にな
るため、次に非ゼロデータが入力されてリセットされる
まで、計数２５５の状態を保持し、またゼロ検出信号を
出力したままになる。
無信号時にはゼロ検出器９からゼロ検出信号が出力され
、第１および第２のデータ選択器１０゜１１は０（また
は１）を出力する。このとき第１および第２のローパス
フィルタ５，６の出力直流レベルは変化してしまうが、
差動加算器７によって差動加算することによって、最終
の出力レベルは変化しない。
、第１および第２のデータ選択器１０゜１１は０（また
は１）を出力する。このとき第１および第２のローパス
フィルタ５，６の出力直流レベルは変化してしまうが、
差動加算器７によって差動加算することによって、最終
の出力レベルは変化しない。
このとき、第１および第２のローパスフィルタ５．６の
入力信号は交流的にも変化せず、従って無信号時のノイ
ズも非常に低いレベルとなる。
入力信号は交流的にも変化せず、従って無信号時のノイ
ズも非常に低いレベルとなる。
発明の効果
本発明の１ビツト０デイジタル／アナログ変換器は、入
力が無信号である場合にはＰＷＭ出力を停止することで
、無信号時のノイズレベルを低減することができる。
力が無信号である場合にはＰＷＭ出力を停止することで
、無信号時のノイズレベルを低減することができる。
第１図は本発明の一実施例における１ビット・ディジタ
ル／アナログ変換器の構成を示すブロック図、第２図は
同実施例の構成要素であるゼロ検出器の構成を示すブロ
ック図、第３図は従来の１ビット・ディジタル／アナロ
グ変換器の構成を示すブロック図、第４図は正弦波デー
タが入力されたときのノイズシェーバの出力波形を示す
波形図、第５図は第１の信号変換器の入力データに対す
る出力波形を示す波形図、第６図は第２の信号変換器の
入力データに対する出力波形を示す波形図、第７図はゼ
ロ入力時のノイズシェーバの出力波形を示す波形図であ
る。 １・・・入力端子、 ２・・・ノイズシェーパ、
３・・・第１の信号変換器、 ４・・・第２の信号変
換器、５・・・第１のローパスフィルタ、 ６・・・
第２のローパスフィルタ、 ７・・・差動加算器、
８・・・出力端子、９・・・ゼロ検出器、 １０・
・・第１のデータ選択器、１１・・・第２のデータ選択
器。 代理人の氏名 弁理士 粟野 重孝 はか１名サシプリ
ンづり０−、Ｉワλ７）１ｍ子ブータ込力電子 セ０糧出１富号田り亀チ 出 力纏子 第 図 憾 ｆ 〒 ９ ヤ 了 Ｏマ ！ ？ フ すＶ＋ ？
ｅ′ ヤ ＋、 ＯＷ ｒ Ｍ Ｆ Ｆ箪 図
ル／アナログ変換器の構成を示すブロック図、第２図は
同実施例の構成要素であるゼロ検出器の構成を示すブロ
ック図、第３図は従来の１ビット・ディジタル／アナロ
グ変換器の構成を示すブロック図、第４図は正弦波デー
タが入力されたときのノイズシェーバの出力波形を示す
波形図、第５図は第１の信号変換器の入力データに対す
る出力波形を示す波形図、第６図は第２の信号変換器の
入力データに対する出力波形を示す波形図、第７図はゼ
ロ入力時のノイズシェーバの出力波形を示す波形図であ
る。 １・・・入力端子、 ２・・・ノイズシェーパ、
３・・・第１の信号変換器、 ４・・・第２の信号変
換器、５・・・第１のローパスフィルタ、 ６・・・
第２のローパスフィルタ、 ７・・・差動加算器、
８・・・出力端子、９・・・ゼロ検出器、 １０・
・・第１のデータ選択器、１１・・・第２のデータ選択
器。 代理人の氏名 弁理士 粟野 重孝 はか１名サシプリ
ンづり０−、Ｉワλ７）１ｍ子ブータ込力電子 セ０糧出１富号田り亀チ 出 力纏子 第 図 憾 ｆ 〒 ９ ヤ 了 Ｏマ ！ ？ フ すＶ＋ ？
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Claims (1)
- 【特許請求の範囲】 入力されたディジタル信号を互いに相補な関係を有する
１ビット信号に変換する２つのディジタル信号変換手段
と、 入力信号が一定期間ゼロであることを検出した場合にゼ
ロ検出信号を出力するゼロ検出手段と、前記ゼロ検出手
段から出力される信号に応じて前記２つのディジタル信
号変換手段の出力をそれぞれデータ０または１に固定す
る２つの信号選択手段と、 前記２つの信号選択手段のそれぞれの出力の高域成分を
除去する２つのフィルタと、 前記２つのフィルタの出力を差動加算する差動加算手段
とを具備した１ビット・ディジタル／アナログ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137817A JPH0435320A (ja) | 1990-05-28 | 1990-05-28 | １ビット・ディジタル／アナログ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137817A JPH0435320A (ja) | 1990-05-28 | 1990-05-28 | １ビット・ディジタル／アナログ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0435320A true JPH0435320A (ja) | 1992-02-06 |
Family
ID=15207549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137817A Pending JPH0435320A (ja) | 1990-05-28 | 1990-05-28 | １ビット・ディジタル／アナログ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0435320A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614284A1 (en) * | 1993-03-01 | 1994-09-07 | Motorola, Inc. | Thermochromic compounds, their manufacture and use |
| JP2011259323A (ja) * | 2010-06-10 | 2011-12-22 | Panasonic Electric Works Co Ltd | 複数のｐｗｍ信号を用いて出力を制御する方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821798A (ja) * | 1981-07-31 | 1983-02-08 | 株式会社東芝 | 音声再生装置 |
| JPS63167523A (ja) * | 1986-12-29 | 1988-07-11 | Nec Home Electronics Ltd | Ｄ／ａ変換回路 |
| JPH0220928A (ja) * | 1988-07-08 | 1990-01-24 | Matsushita Electric Ind Co Ltd | アッテネーション装置 |
-
1990
- 1990-05-28 JP JP2137817A patent/JPH0435320A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5821798A (ja) * | 1981-07-31 | 1983-02-08 | 株式会社東芝 | 音声再生装置 |
| JPS63167523A (ja) * | 1986-12-29 | 1988-07-11 | Nec Home Electronics Ltd | Ｄ／ａ変換回路 |
| JPH0220928A (ja) * | 1988-07-08 | 1990-01-24 | Matsushita Electric Ind Co Ltd | アッテネーション装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0614284A1 (en) * | 1993-03-01 | 1994-09-07 | Motorola, Inc. | Thermochromic compounds, their manufacture and use |
| JP2011259323A (ja) * | 2010-06-10 | 2011-12-22 | Panasonic Electric Works Co Ltd | 複数のｐｗｍ信号を用いて出力を制御する方法 |
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