JPH04355588A - ベースクリップ回路 - Google Patents
ベースクリップ回路Info
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- JPH04355588A JPH04355588A JP3157808A JP15780891A JPH04355588A JP H04355588 A JPH04355588 A JP H04355588A JP 3157808 A JP3157808 A JP 3157808A JP 15780891 A JP15780891 A JP 15780891A JP H04355588 A JPH04355588 A JP H04355588A
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- input signal
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- 238000001514 detection method Methods 0.000 claims abstract description 13
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- 238000010586 diagram Methods 0.000 description 5
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Landscapes
- Processing Of Color Television Signals (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、カラー画像信号処理回
路の一つであるベースクリップ回路にかかり、特に、ビ
デオカメラにおけるディジタル信号処理に好適なベース
クリップ回路に関する。
路の一つであるベースクリップ回路にかかり、特に、ビ
デオカメラにおけるディジタル信号処理に好適なベース
クリップ回路に関する。
【0002】
【従来の技術】ビデオカメラでは、被写体が低照度のと
きの信号レベルを上げるために信号増幅のゲインを上げ
るが、これによって画像信号のS/Nが悪化することに
なる。これを防ぐためにベースクリップ回路が用いられ
、これによって色信号の無彩色部のクリップが行われて
いる。
きの信号レベルを上げるために信号増幅のゲインを上げ
るが、これによって画像信号のS/Nが悪化することに
なる。これを防ぐためにベースクリップ回路が用いられ
、これによって色信号の無彩色部のクリップが行われて
いる。
【0003】このようなベースクリップ回路の従来例と
しては、図5に示すものがある。同図において、入力信
号は、一方においてAND(論理積)ゲート50及び絶
対値回路52に各々入力される。絶対値回路52では、
入力信号の絶対値Aが求められ、これが所定のクリップ
レベルBとともにコンパレータ54に各々入力される。 コンパレータ54では、両入力が各々比較され、A>B
の場合に論理値の「1」がANDゲート50に対して出
力される。
しては、図5に示すものがある。同図において、入力信
号は、一方においてAND(論理積)ゲート50及び絶
対値回路52に各々入力される。絶対値回路52では、
入力信号の絶対値Aが求められ、これが所定のクリップ
レベルBとともにコンパレータ54に各々入力される。 コンパレータ54では、両入力が各々比較され、A>B
の場合に論理値の「1」がANDゲート50に対して出
力される。
【0004】このため、入力信号絶対値がクリップレベ
ルB以上のときはANDゲート50から入力信号がその
まま出力され、クリップレベルB以下のときはANDゲ
ート50からの入力信号出力が遮断されることになる。 これをグラフに示すと、図6のようになる。
ルB以上のときはANDゲート50から入力信号がその
まま出力され、クリップレベルB以下のときはANDゲ
ート50からの入力信号出力が遮断されることになる。 これをグラフに示すと、図6のようになる。
【0005】なお、図5の回路は、たとえば図7のよう
に構成できる。入力される色差信号は、無彩色部を中心
として上下に振れる信号であるので、入力信号はたとえ
ば2の補数で表示される。同図において、入力信号のM
SBは、インバータ56に入力され、これによって正負
の極性が判別される。
に構成できる。入力される色差信号は、無彩色部を中心
として上下に振れる信号であるので、入力信号はたとえ
ば2の補数で表示される。同図において、入力信号のM
SBは、インバータ56に入力され、これによって正負
の極性が判別される。
【0006】入力信号が負(MSBが論理値の「1」)
のときは、ANDゲート58から入力信号がそのままO
R(論理和)ゲート60に対して出力される。入力信号
が正(MSBが「0」)のときは、入力信号がインバー
タ62による反転の後加算器64で論理値の1が加算さ
れ、これによってその絶対値化が行われる。そして、こ
の信号がANDゲート66からORゲート60に対して
出力される。このようにしてORゲート60から出力さ
れる入力信号絶対値が、上述したコンパレータ54に供
給される。
のときは、ANDゲート58から入力信号がそのままO
R(論理和)ゲート60に対して出力される。入力信号
が正(MSBが「0」)のときは、入力信号がインバー
タ62による反転の後加算器64で論理値の1が加算さ
れ、これによってその絶対値化が行われる。そして、こ
の信号がANDゲート66からORゲート60に対して
出力される。このようにしてORゲート60から出力さ
れる入力信号絶対値が、上述したコンパレータ54に供
給される。
【0007】
【発明が解決しようとする課題】しかしながら、以上の
ような従来技術では、図6にCLで示すようにクリップ
レベル部分において信号が不連続となる。このため、か
かるクリップ後の信号に基づいて再生処理を行うと、再
生画像が不自然になってしまうという不都合がある。本
発明は、この点に着目したもので、良好にクリップ処理
を行って画質の低下を招くことなくS/Nの改善を図る
ことができるベースクリップ回路を提供することを、そ
の目的とする。
ような従来技術では、図6にCLで示すようにクリップ
レベル部分において信号が不連続となる。このため、か
かるクリップ後の信号に基づいて再生処理を行うと、再
生画像が不自然になってしまうという不都合がある。本
発明は、この点に着目したもので、良好にクリップ処理
を行って画質の低下を招くことなくS/Nの改善を図る
ことができるベースクリップ回路を提供することを、そ
の目的とする。
【0008】
【課題を解決するための手段】本発明は、ビデオカメラ
のディジタルカラー画像信号処理系に含まれており、入
力信号の無彩色部をクリップするベースクリップ回路に
おいて、入力信号の極性を検出する極性検出回路と、こ
れによって検出された極性と反対となるようにクリップ
レベルを変換する極性変換回路と、これによる極性変換
後のクリップレベルを入力信号に加算する加算器と、こ
れによる加算後の信号と入力信号の極性を比較する極性
比較回路と、これによる比較の結果、両者の極性が一致
しているときは入力信号を出力し、両者の極性が一致し
ないときは信号出力を遮断するゲート回路とを備えたこ
とを特徴とする。
のディジタルカラー画像信号処理系に含まれており、入
力信号の無彩色部をクリップするベースクリップ回路に
おいて、入力信号の極性を検出する極性検出回路と、こ
れによって検出された極性と反対となるようにクリップ
レベルを変換する極性変換回路と、これによる極性変換
後のクリップレベルを入力信号に加算する加算器と、こ
れによる加算後の信号と入力信号の極性を比較する極性
比較回路と、これによる比較の結果、両者の極性が一致
しているときは入力信号を出力し、両者の極性が一致し
ないときは信号出力を遮断するゲート回路とを備えたこ
とを特徴とする。
【0009】
【作用】本発明によれば、入力信号にクリップレベルが
反転した極性で加算される。このため、入出力特性のグ
ラフが全体としてシフトし、この状態でクリップ処理が
行われる。従って、クリップ後の入出力特性は、クリッ
プ部分で連続するようになる。
反転した極性で加算される。このため、入出力特性のグ
ラフが全体としてシフトし、この状態でクリップ処理が
行われる。従って、クリップ後の入出力特性は、クリッ
プ部分で連続するようになる。
【0010】
【実施例】以下、本発明によるベースクリップ回路の一
実施例について、添付図面を参照しながら説明する。 <全体構成>最初に、本発明が適用されるビデオカメラ
の信号処理系の全体構成を、図8を参照しながら説明す
る。同図において、CCDイメージセンサ100から出
力された画像信号は、相関二重サンプリング回路102
に供給され、ここで断続的な信号が連続した信号に変換
される。変換後の画像信号は、AGC回路104による
ゲイン制御,A/D変換回路106によるディジタル変
換処理,OB(Optical Black)クランプ
回路108によるセットアップレベル設定の後、一方に
おいてY(輝度)プロセス回路110に供給される。そ
して、ここでY信号が生成出力される。
実施例について、添付図面を参照しながら説明する。 <全体構成>最初に、本発明が適用されるビデオカメラ
の信号処理系の全体構成を、図8を参照しながら説明す
る。同図において、CCDイメージセンサ100から出
力された画像信号は、相関二重サンプリング回路102
に供給され、ここで断続的な信号が連続した信号に変換
される。変換後の画像信号は、AGC回路104による
ゲイン制御,A/D変換回路106によるディジタル変
換処理,OB(Optical Black)クランプ
回路108によるセットアップレベル設定の後、一方に
おいてY(輝度)プロセス回路110に供給される。そ
して、ここでY信号が生成出力される。
【0011】OBクランプ回路108の出力信号は、他
方において以下のC(色)信号処理部のラッチ回路11
2,114、スライス回路116にも供給される。ラッ
チ回路112,114では、入力画像信号が画素毎に交
互にラッチされ、ラッチ後の画像信号がローパスフィル
タ(LPF)118,120を介して色分離回路122
に各々供給される。
方において以下のC(色)信号処理部のラッチ回路11
2,114、スライス回路116にも供給される。ラッ
チ回路112,114では、入力画像信号が画素毎に交
互にラッチされ、ラッチ後の画像信号がローパスフィル
タ(LPF)118,120を介して色分離回路122
に各々供給される。
【0012】色分離回路122では、それらの入力信号
,及びデータバス124からの入力信号を利用して加算
,減算,乗算の演算が行われ、たとえばR(赤)とB(
青)が1H(水平走査期間)毎に入れ替わる線順次色信
号であるR/B信号,YL信号(2R+3G+2B)が
各々得られる。これらのうち、R/B信号はホワイトバ
ランス回路124によるホワイトバランス処理の後ガン
マ補正回路126に供給され、YL信号はそのままガン
マ補正回路126に供給される。ガンマ補正回路126
では、各入力信号に対して必要なガンマ補正が行われ、
補正後の信号は減算回路128に各々供給される。
,及びデータバス124からの入力信号を利用して加算
,減算,乗算の演算が行われ、たとえばR(赤)とB(
青)が1H(水平走査期間)毎に入れ替わる線順次色信
号であるR/B信号,YL信号(2R+3G+2B)が
各々得られる。これらのうち、R/B信号はホワイトバ
ランス回路124によるホワイトバランス処理の後ガン
マ補正回路126に供給され、YL信号はそのままガン
マ補正回路126に供給される。ガンマ補正回路126
では、各入力信号に対して必要なガンマ補正が行われ、
補正後の信号は減算回路128に各々供給される。
【0013】減算回路128では、R/B信号からYL
信号が減算され、これによってR−Y/B−Yの線順次
色差信号が生成される。この線順次色差信号は、クロマ
ゲイン回路130による増幅処理の後、同時化・雑音除
去回路132に供給される。同時化・雑音除去回路13
2では、入力された線順次信号の同時化処理と雑音除去
の処理が各々行われ、処理後の同時化信号が色差マトリ
クス回路134に供給される。
信号が減算され、これによってR−Y/B−Yの線順次
色差信号が生成される。この線順次色差信号は、クロマ
ゲイン回路130による増幅処理の後、同時化・雑音除
去回路132に供給される。同時化・雑音除去回路13
2では、入力された線順次信号の同時化処理と雑音除去
の処理が各々行われ、処理後の同時化信号が色差マトリ
クス回路134に供給される。
【0014】色差マトリクス回路134では、入力同時
化信号に対するマトリクス処理が行われ、R−Y,B−
Yの色差信号が各々得られる。これらの色差信号は、色
消し回路136による色偽信号発生防止のための色消し
処理,ベースクリップ回路138によるクリップ処理,
エンコーダ140による混合処理が各々行われて、色に
じみなどの生じないC(色)信号が最終的に安定して得
られる。
化信号に対するマトリクス処理が行われ、R−Y,B−
Yの色差信号が各々得られる。これらの色差信号は、色
消し回路136による色偽信号発生防止のための色消し
処理,ベースクリップ回路138によるクリップ処理,
エンコーダ140による混合処理が各々行われて、色に
じみなどの生じないC(色)信号が最終的に安定して得
られる。
【0015】<実施例の説明>次に、以上のような信号
処理系におけるベースクリップ回路138の実施例につ
いて説明する。図1には、本実施例にかかるベースクリ
ップ回路の構成が示されている。同図において、信号の
入力端子10は、加算器12の一方の入力側,極性検出
回路14の入力側,及び極性比較回路16の入力側に各
々接続されている。そして、極性検出回路14の出力側
は極性変換回路18の入力側に接続されており、極性変
換回路18の出力側は加算器12の他方の入力側に接続
されている。所定のクリップレベルは、極性変換回路1
8に入力されている。
処理系におけるベースクリップ回路138の実施例につ
いて説明する。図1には、本実施例にかかるベースクリ
ップ回路の構成が示されている。同図において、信号の
入力端子10は、加算器12の一方の入力側,極性検出
回路14の入力側,及び極性比較回路16の入力側に各
々接続されている。そして、極性検出回路14の出力側
は極性変換回路18の入力側に接続されており、極性変
換回路18の出力側は加算器12の他方の入力側に接続
されている。所定のクリップレベルは、極性変換回路1
8に入力されている。
【0016】次に、加算器12の出力側は、一方におい
てANDゲート20の入力側に接続されており、他方に
おいて極性比較回路16の他の入力側に接続されている
。そして、この極性比較回路16の出力側がANDゲー
ト20の他の入力側に接続されており、ANDゲート2
0の出力側が出力端子22に接続されている。
てANDゲート20の入力側に接続されており、他方に
おいて極性比較回路16の他の入力側に接続されている
。そして、この極性比較回路16の出力側がANDゲー
ト20の他の入力側に接続されており、ANDゲート2
0の出力側が出力端子22に接続されている。
【0017】以上の各部のうち、極性検出回路14は、
入力信号の極性を検出するためのものである。入力され
る色差信号は、図3(A)にグラフGA,GBで示すよ
うに、無彩色部を中心として、正負に振れる信号である
。この信号の極性が、極性検出回路14によって検出さ
れるようになっている。極性変換回路18は、クリップ
レベルの極性を入力信号と逆の極性に変換して出力する
ためのものである。極性比較回路16は、入力信号の極
性と加算器12の出力極性とを比較するためのもので、
両極性が一致したときに論理値の「1」,一致しないと
きは論理値の「0」を出力する機能を有する。
入力信号の極性を検出するためのものである。入力され
る色差信号は、図3(A)にグラフGA,GBで示すよ
うに、無彩色部を中心として、正負に振れる信号である
。この信号の極性が、極性検出回路14によって検出さ
れるようになっている。極性変換回路18は、クリップ
レベルの極性を入力信号と逆の極性に変換して出力する
ためのものである。極性比較回路16は、入力信号の極
性と加算器12の出力極性とを比較するためのもので、
両極性が一致したときに論理値の「1」,一致しないと
きは論理値の「0」を出力する機能を有する。
【0018】次に、図2及び図3のグラフを参照しなが
ら、以上のように構成された実施例の動作について説明
する。入力端子10に入力された色差信号は、一方にお
いて極性検出回路14に入力され、ここでその極性が検
出される。たとえば、極性が正であるとすると、図3(
A)のグラフGA上のいずれかということになる。極性
変換回路18では、かかる極性検出回路14による検出
結果に基づいてクリップレベルCLの極性の変換が行わ
れる。入力信号極性が正の場合には、クリップレベルC
Lは負の極性となる。
ら、以上のように構成された実施例の動作について説明
する。入力端子10に入力された色差信号は、一方にお
いて極性検出回路14に入力され、ここでその極性が検
出される。たとえば、極性が正であるとすると、図3(
A)のグラフGA上のいずれかということになる。極性
変換回路18では、かかる極性検出回路14による検出
結果に基づいてクリップレベルCLの極性の変換が行わ
れる。入力信号極性が正の場合には、クリップレベルC
Lは負の極性となる。
【0019】この負極性のクリップレベルCLは、加算
器12において入力信号に加算される。このため、グラ
フGAは、矢印FAで示すように全体としてCL分レベ
ルが下がることになり、同図(B)にグラフGCで示す
ようになる。逆に、入力信号が負の場合は、正のクリッ
プレベルCLが加算されることになる。このため、グラ
フGBは、矢印FBで示すように全体としてCL分レベ
ルが上がることになり、同図(B)にグラフGDで示す
ようになる。
器12において入力信号に加算される。このため、グラ
フGAは、矢印FAで示すように全体としてCL分レベ
ルが下がることになり、同図(B)にグラフGCで示す
ようになる。逆に、入力信号が負の場合は、正のクリッ
プレベルCLが加算されることになる。このため、グラ
フGBは、矢印FBで示すように全体としてCL分レベ
ルが上がることになり、同図(B)にグラフGDで示す
ようになる。
【0020】次に、以上のような加算後の信号は、入力
信号とともに極性比較回路16に入力される。極性比較
回路16では、両信号間の極性が比較される。たとえば
、入力信号が正の場合は、グラフGA,GCが比較され
る。入力信号が負の場合は、グラフGB,GDが比較さ
れる。その結果、両者の極性が一致した場合にのみ論理
値の「1」がANDゲート20に出力されて、加算器1
2の出力信号がそのまま出力端子22に出力され、それ
以外の場合は論理値の「0」が出力されることになる。 すなわち、グラフGC,GDの実線部分はそのまま出力
され、点線部分は極性が反転するためにANDゲート2
0で阻止されることになる。
信号とともに極性比較回路16に入力される。極性比較
回路16では、両信号間の極性が比較される。たとえば
、入力信号が正の場合は、グラフGA,GCが比較され
る。入力信号が負の場合は、グラフGB,GDが比較さ
れる。その結果、両者の極性が一致した場合にのみ論理
値の「1」がANDゲート20に出力されて、加算器1
2の出力信号がそのまま出力端子22に出力され、それ
以外の場合は論理値の「0」が出力されることになる。 すなわち、グラフGC,GDの実線部分はそのまま出力
され、点線部分は極性が反転するためにANDゲート2
0で阻止されることになる。
【0021】この結果、全体としては、図2に示すよう
な入出力特性となる。このように、本実施例によれば、
入出力信号間に不連続な部分がなくなるため、ベースク
リップは良好に行われて、自然な再生画像となるととも
に、S/Nも改善されることになる。
な入出力特性となる。このように、本実施例によれば、
入出力信号間に不連続な部分がなくなるため、ベースク
リップは良好に行われて、自然な再生画像となるととも
に、S/Nも改善されることになる。
【0022】次に、図4を参照しながら、具体的な回路
例について説明する。同図には、回路構成例が示されて
いる。同図において、入力端子10は、加算器24の入
力側に接続されており、入力信号のMSBはインバータ
26に供給されるようになっている。このインバータ2
6の出力側は、クリップレベルが入力される端子28と
ともにEXOR(排他的論理和)回路30の入力側に接
続されている。インバータ26の出力側は、加算器24
のキャリ入力側,EXORゲート32の一方の入力側に
接続されている。このEXORゲート32には、加算器
24の出力のMSBが入力されており、その出力側は、
加算器24の出力側とともにANDゲート20の入力側
に各々接続されている。
例について説明する。同図には、回路構成例が示されて
いる。同図において、入力端子10は、加算器24の入
力側に接続されており、入力信号のMSBはインバータ
26に供給されるようになっている。このインバータ2
6の出力側は、クリップレベルが入力される端子28と
ともにEXOR(排他的論理和)回路30の入力側に接
続されている。インバータ26の出力側は、加算器24
のキャリ入力側,EXORゲート32の一方の入力側に
接続されている。このEXORゲート32には、加算器
24の出力のMSBが入力されており、その出力側は、
加算器24の出力側とともにANDゲート20の入力側
に各々接続されている。
【0023】この具体例では、インバータ26が極性検
出回路14に相当し、EXORゲート30が極性変換回
路18に相当する。また、EXORゲート32が極性比
較回路16に相当する。入力信号は、無彩色を0とした
2の補数表現となっている。このMSBがインバータ2
6に入力されると、入力信号が正のときは論理値の「1
」,入力信号が負のときは論理値の「0」がインバータ
26から出力されることになる。このため、入力信号が
正のときは正の値のクリップレベルが反転してEXOR
ゲート30から出力され、入力信号が負のときはクリッ
プレベルがそのまま出力される。このクリップレベルは
、加算器24で入力信号に加算される。
出回路14に相当し、EXORゲート30が極性変換回
路18に相当する。また、EXORゲート32が極性比
較回路16に相当する。入力信号は、無彩色を0とした
2の補数表現となっている。このMSBがインバータ2
6に入力されると、入力信号が正のときは論理値の「1
」,入力信号が負のときは論理値の「0」がインバータ
26から出力されることになる。このため、入力信号が
正のときは正の値のクリップレベルが反転してEXOR
ゲート30から出力され、入力信号が負のときはクリッ
プレベルがそのまま出力される。このクリップレベルは
、加算器24で入力信号に加算される。
【0024】次に、加算前後の各信号のMSBは、いず
れもEXORゲート32に入力され、ここで極性の比較
が行われる。その結果、極性一致(EXORゲート32
の入力は不一致)のときはEXORゲート32の出力が
論理値の「1」となって加算器24の加算値がそのまま
ANDゲート20から出力される。逆に、極性不一致(
EXORゲート32の入力は一致)のときはEXORゲ
ート32の出力が論理値の「0」となり、ANDゲート
20の出力も「0」となる。この具体例によれば、図7
に示した従来例と比較してコンパレータが使用されてお
らず、その分回路規模の小型化を図ることが可能となる
。
れもEXORゲート32に入力され、ここで極性の比較
が行われる。その結果、極性一致(EXORゲート32
の入力は不一致)のときはEXORゲート32の出力が
論理値の「1」となって加算器24の加算値がそのまま
ANDゲート20から出力される。逆に、極性不一致(
EXORゲート32の入力は一致)のときはEXORゲ
ート32の出力が論理値の「0」となり、ANDゲート
20の出力も「0」となる。この具体例によれば、図7
に示した従来例と比較してコンパレータが使用されてお
らず、その分回路規模の小型化を図ることが可能となる
。
【0025】なお、本発明は、何ら上記実施例に限定さ
れるものではなく、同様の作用を奏するように種々設計
変更可能であり、それらのものも含まれる。たとえば、
クリップレベルは、必要に応じて適宜設定すればよい。 上述した論理値も一例である。また、図示したグラフは
、発明の理解に容易なためにアナログ的に表示されてい
るが、実際にはディジタルの離散的なものである。
れるものではなく、同様の作用を奏するように種々設計
変更可能であり、それらのものも含まれる。たとえば、
クリップレベルは、必要に応じて適宜設定すればよい。 上述した論理値も一例である。また、図示したグラフは
、発明の理解に容易なためにアナログ的に表示されてい
るが、実際にはディジタルの離散的なものである。
【0026】
【発明の効果】以上説明したように、本発明によるベー
スクリップ回路によれば、入出力特性を全体としてクリ
ップレベル相当分シフトさせてクリップ処理を行うこと
としたので、入出力特性が連続的となり、画質の低下を
招くことなく所要のクリップ処理を行ってS/Nの改善
を図ることができるという効果がある。
スクリップ回路によれば、入出力特性を全体としてクリ
ップレベル相当分シフトさせてクリップ処理を行うこと
としたので、入出力特性が連続的となり、画質の低下を
招くことなく所要のクリップ処理を行ってS/Nの改善
を図ることができるという効果がある。
【図1】本発明によるベースクリップ回路の一実施例を
示す構成図である。
示す構成図である。
【図2】前記実施例の入出力特性例を示すグラフである
。
。
【図3】前記実施例の作用を示すグラフである。
【図4】前記実施例の具体的構成例を示す回路図である
。
。
【図5】従来技術を示す構成図である。
【図6】前記従来技術の入出力特性を示すグラフである
。
。
【図7】前記従来技術の具体的構成例を示す回路図であ
る。
る。
【図8】ディジタル化されたビデオカメラの信号処理部
を示すブロック図である。
を示すブロック図である。
10…入力端子、12,24…加算器、14…極性検出
回路、16…極性比較回路、18…極性変換回路、20
…ANDゲート(ゲート回路)、22…出力端子、26
…インバータ、28…端子、30,32…EXORゲー
ト、138…ベースクリップ回路、CL…クリップレベ
ル、FA,FB…矢印、GA,GB,GC,GD…グラ
フ。
回路、16…極性比較回路、18…極性変換回路、20
…ANDゲート(ゲート回路)、22…出力端子、26
…インバータ、28…端子、30,32…EXORゲー
ト、138…ベースクリップ回路、CL…クリップレベ
ル、FA,FB…矢印、GA,GB,GC,GD…グラ
フ。
Claims (1)
- 【請求項1】 ビデオカメラのディジタルカラー画像
信号処理系に含まれており、入力信号の無彩色部をクリ
ップするベースクリップ回路において、入力信号の極性
を検出する極性検出回路と、これによって検出された極
性と反対となるようにクリップレベルを変換する極性変
換回路と、これによる極性変換後のクリップレベルを入
力信号に加算する加算器と、これによる加算後の信号と
入力信号の極性を比較する極性比較回路と、これによる
比較の結果、両者の極性が一致しているときは入力信号
を出力し、両者の極性が一致しないときは信号出力を遮
断するゲート回路とを備えたことを特徴とするベースク
リップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157808A JPH04355588A (ja) | 1991-05-31 | 1991-05-31 | ベースクリップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3157808A JPH04355588A (ja) | 1991-05-31 | 1991-05-31 | ベースクリップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355588A true JPH04355588A (ja) | 1992-12-09 |
Family
ID=15657742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3157808A Pending JPH04355588A (ja) | 1991-05-31 | 1991-05-31 | ベースクリップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355588A (ja) |
-
1991
- 1991-05-31 JP JP3157808A patent/JPH04355588A/ja active Pending
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