JPH04356961A - 半導体基板及びその製造方法 - Google Patents
半導体基板及びその製造方法Info
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- JPH04356961A JPH04356961A JP13019891A JP13019891A JPH04356961A JP H04356961 A JPH04356961 A JP H04356961A JP 13019891 A JP13019891 A JP 13019891A JP 13019891 A JP13019891 A JP 13019891A JP H04356961 A JPH04356961 A JP H04356961A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は低抵抗の埋込み層を有す
るＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ
）基板の構造及びその製造方法に関する。
るＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ
）基板の構造及びその製造方法に関する。
【０００２】近年の半導体集積回路の高速化，高密度化
に伴い，完全な素子間分離を実現できるＳＯＩ構造が半
導体装置用の基板として用いられている。しかし，ＳＯ
Ｉ構造を用いて高速，高密度化を図るには，低抵抗の埋
込み層を必要とする。
に伴い，完全な素子間分離を実現できるＳＯＩ構造が半
導体装置用の基板として用いられている。しかし，ＳＯ
Ｉ構造を用いて高速，高密度化を図るには，低抵抗の埋
込み層を必要とする。
【０００３】このため，完全な素子間分離を実現できる
程薄く，かつ低抵抗の埋込み層を有するＳＯＩ構造の基
板が要求されている。
程薄く，かつ低抵抗の埋込み層を有するＳＯＩ構造の基
板が要求されている。
【０００４】
【従来の技術】ＳＯＩ構造の基板を用いた半導体装置に
おいては，埋込み層の抵抗を下げるために埋込み層を厚
くすると，素子間分離帯を深く形成しなければならず，
素子間分離が困難になるという問題がある。
おいては，埋込み層の抵抗を下げるために埋込み層を厚
くすると，素子間分離帯を深く形成しなければならず，
素子間分離が困難になるという問題がある。
【０００５】図６は従来の一実施例断面図であり，半導
体基板の製造工程を表している。上記問題を解決するた
めに，薄く且つ低抵抗の埋込み層を作る方法として，図
６（ａ）及び（ｂ）を参照して，シリコンウェーハ６の
一面に堆積した金属層９をシリサイド層９ａとした後，
図６（ｃ）を参照して，このシリサイド層９ａを介して
基板１と高温にて貼り合わせ，次いで図５（ｄ）を参照
して，シリコンウェーハ６を研磨して半導体薄膜２とす
るＳＯＩ構造基板の製造方法が考案された。
体基板の製造工程を表している。上記問題を解決するた
めに，薄く且つ低抵抗の埋込み層を作る方法として，図
６（ａ）及び（ｂ）を参照して，シリコンウェーハ６の
一面に堆積した金属層９をシリサイド層９ａとした後，
図６（ｃ）を参照して，このシリサイド層９ａを介して
基板１と高温にて貼り合わせ，次いで図５（ｄ）を参照
して，シリコンウェーハ６を研磨して半導体薄膜２とす
るＳＯＩ構造基板の製造方法が考案された。
【０００６】この方法によると，金属シリサイドの抵抗
率が小さいため，薄いシリサイド層９ａでも十分に低抵
抗の埋込み層とすることができる。従って，素子間分離
も容易にすることができる。
率が小さいため，薄いシリサイド層９ａでも十分に低抵
抗の埋込み層とすることができる。従って，素子間分離
も容易にすることができる。
【０００７】しかし，かかる方法で製造された基板は，
高温での貼り合わせの際に金属シリサイド層の表面に凹
凸が生ずるため，貼り合わせ面の接着強度が劣化するの
である。
高温での貼り合わせの際に金属シリサイド層の表面に凹
凸が生ずるため，貼り合わせ面の接着強度が劣化するの
である。
【０００８】さらに，図６（ｄ）を参照して，貼り合わ
せ面にボイド１３ａ又は剥離１３ｂが生じ，このためシ
リコンウェーハ６の研磨の際に又は半導体基板上に半導
体回路を製造ずる際に，半導体薄膜２の欠け１１及びク
ラック１２が発生する。
せ面にボイド１３ａ又は剥離１３ｂが生じ，このためシ
リコンウェーハ６の研磨の際に又は半導体基板上に半導
体回路を製造ずる際に，半導体薄膜２の欠け１１及びク
ラック１２が発生する。
【０００９】上記欠点を回避するために，シリコンウェ
ーハの貼り合わせ面に金属層を設けた後，この金属層を
介して他のシリコンウェーハと高温にて圧着し，金属と
シリコンウェーハ間のシリサイド化反応を利用して貼り
合わせる方法が考案された。
ーハの貼り合わせ面に金属層を設けた後，この金属層を
介して他のシリコンウェーハと高温にて圧着し，金属と
シリコンウェーハ間のシリサイド化反応を利用して貼り
合わせる方法が考案された。
【００１０】しかし，かかる方法で製造された基板は，
金属がシリコン中へ拡散するに伴い，接着面にボイドを
生じ，ウェーハ全面を均一に接着することができない。
金属がシリコン中へ拡散するに伴い，接着面にボイドを
生じ，ウェーハ全面を均一に接着することができない。
【００１１】
【発明が解決しようとする課題】上述の様に基板上にシ
リコンウェーハを貼り合わせてＳＯＩ構造の基板を製造
する方法において，シリコン薄膜の裏面に金属又はその
シリサイド層を設けて低抵抗の埋込み層とするとき，従
来の方法では，十分な貼り合わせ強度を有し且つ均一な
貼り合わせを実現することができないという問題があっ
た。
リコンウェーハを貼り合わせてＳＯＩ構造の基板を製造
する方法において，シリコン薄膜の裏面に金属又はその
シリサイド層を設けて低抵抗の埋込み層とするとき，従
来の方法では，十分な貼り合わせ強度を有し且つ均一な
貼り合わせを実現することができないという問題があっ
た。
【００１２】本発明は，絶縁分離を容易にするために薄
くかつ低抵抗の埋込み層を有し，基板とシリコン薄膜と
の接着強度が高くかつ均一に接着されるＳＯＩ構造の基
板及びその製造方法を提供することにある。
くかつ低抵抗の埋込み層を有し，基板とシリコン薄膜と
の接着強度が高くかつ均一に接着されるＳＯＩ構造の基
板及びその製造方法を提供することにある。
【００１３】
【課題を解決するための手段】図１は本発明の第一実施
例構造図であり，図１（ａ）はＳＯＩ構造の基板の部分
平面図を，図１（ｂ）はそのａ−ａ’断面図を表してい
る。図５は本発明の第二実施例工程図であり，ＳＯＩ構
造の基板の製造工程を断面により表している。
例構造図であり，図１（ａ）はＳＯＩ構造の基板の部分
平面図を，図１（ｂ）はそのａ−ａ’断面図を表してい
る。図５は本発明の第二実施例工程図であり，ＳＯＩ構
造の基板の製造工程を断面により表している。
【００１４】上記課題を解決するために，本発明の第一
の構成は，図１を参照して，基板１と，該基板１に対向
して設けられた半導体素子が形成されるべき半導体薄膜
２と，該半導体薄膜２の該基板１と対向する表面の一部
に設けられた，チタニュウム，タンタル，ジルコニュウ
ム及びタングステンのうちの一種を含む高融点金属又は
該高融点金属のシリサイドからなる低抵抗層４と，該半
導体薄膜２の該基板１と対向する表面のうち該低抵抗層
４が設けられていない領域に突出して形成されたスペー
ス形成部３とを有し，該半導体薄膜２は該基板１上に，
該低抵抗層４と該基板１との間に間隙５を設け，該スペ
ーサ形成部３を介して接着されていることを特徴として
構成し，及び，第二の構成は，図５を参照して，第一の
構成の半導体基板において上記低抵抗層４と上記基板１
との間に形成された上記間隙５に，上記半導体薄膜２と
密着し該基板１との間に空間５ａを設けて埋め込まれた
ポリシリコン１４を有することを特徴として構成し，及
び，第三の構成は，図５を参照して，第二の構成の半導
体基板の製造方法であって，レジスト７パターンをマス
クとするエッチングによりシリコンウェーハ６上に形成
された絶縁膜の一部を除去し，残りの絶縁膜を上記スペ
ーサ形成部３として形成する工程と，次いで，上記高融
点金属を該シリコンウェーハ６上に堆積した後，該レジ
スト７上の該高融点金属をリフトオフ法により除去して
上記低抵抗層４を形成する工程と，次いで，該シリコン
ウェーハ６上にポリシリコン１４を堆積した後，該スペ
ーサ形成部３をストッパとする研磨により該スペーサ３
上の該ポリシリコン１４を除去するとともに該低抵抗層
４上の該ポリシリコンを凹状に形成する工程と，次いで
，該シリコンウェーハ６と基板１とを該スペーサ形成部
３を該基板１表面と接着させて加熱し貼り合わせた後，
該シリコンウェーハ６を該シリコンウェーハ６の該基板
１と対向する面とは反対側の面から研磨し，所望の厚さ
の半導体薄膜２とする工程とを有することを特徴として
構成する。
の構成は，図１を参照して，基板１と，該基板１に対向
して設けられた半導体素子が形成されるべき半導体薄膜
２と，該半導体薄膜２の該基板１と対向する表面の一部
に設けられた，チタニュウム，タンタル，ジルコニュウ
ム及びタングステンのうちの一種を含む高融点金属又は
該高融点金属のシリサイドからなる低抵抗層４と，該半
導体薄膜２の該基板１と対向する表面のうち該低抵抗層
４が設けられていない領域に突出して形成されたスペー
ス形成部３とを有し，該半導体薄膜２は該基板１上に，
該低抵抗層４と該基板１との間に間隙５を設け，該スペ
ーサ形成部３を介して接着されていることを特徴として
構成し，及び，第二の構成は，図５を参照して，第一の
構成の半導体基板において上記低抵抗層４と上記基板１
との間に形成された上記間隙５に，上記半導体薄膜２と
密着し該基板１との間に空間５ａを設けて埋め込まれた
ポリシリコン１４を有することを特徴として構成し，及
び，第三の構成は，図５を参照して，第二の構成の半導
体基板の製造方法であって，レジスト７パターンをマス
クとするエッチングによりシリコンウェーハ６上に形成
された絶縁膜の一部を除去し，残りの絶縁膜を上記スペ
ーサ形成部３として形成する工程と，次いで，上記高融
点金属を該シリコンウェーハ６上に堆積した後，該レジ
スト７上の該高融点金属をリフトオフ法により除去して
上記低抵抗層４を形成する工程と，次いで，該シリコン
ウェーハ６上にポリシリコン１４を堆積した後，該スペ
ーサ形成部３をストッパとする研磨により該スペーサ３
上の該ポリシリコン１４を除去するとともに該低抵抗層
４上の該ポリシリコンを凹状に形成する工程と，次いで
，該シリコンウェーハ６と基板１とを該スペーサ形成部
３を該基板１表面と接着させて加熱し貼り合わせた後，
該シリコンウェーハ６を該シリコンウェーハ６の該基板
１と対向する面とは反対側の面から研磨し，所望の厚さ
の半導体薄膜２とする工程とを有することを特徴として
構成する。
【００１５】
【作用】図２は本発明の適用例構造図であり，バイポー
ラトランジスタが形成されたＳＯＩ構造の半導体基板の
断面を表している。
ラトランジスタが形成されたＳＯＩ構造の半導体基板の
断面を表している。
【００１６】本発明では，図１及び図２を参照して，埋
込み層として高融点金属又はそのシリサイドからなる低
抵抗層４が形成される。低抵抗層４を形成する物質は電
気電導度が高いから，薄い低抵抗層４でも低抵抗の埋込
み層として機能する。従って，埋込み層を薄くすること
ができるから，絶縁分離を容易にすることができるので
ある。
込み層として高融点金属又はそのシリサイドからなる低
抵抗層４が形成される。低抵抗層４を形成する物質は電
気電導度が高いから，薄い低抵抗層４でも低抵抗の埋込
み層として機能する。従って，埋込み層を薄くすること
ができるから，絶縁分離を容易にすることができるので
ある。
【００１７】一方，本発明では，半導体薄膜２と基板１
との接着はスペース形成部３を介してなされ，埋込み層
が基板１と接触したり又は接着に用いられることはない
。従って，金属又はシリサイドの表面の凹凸又はボイド
に起因して接着強度が低下することがない。
との接着はスペース形成部３を介してなされ，埋込み層
が基板１と接触したり又は接着に用いられることはない
。従って，金属又はシリサイドの表面の凹凸又はボイド
に起因して接着強度が低下することがない。
【００１８】また，かかるスペース形成部３は，低抵抗
層４とは独立の材料及び工程により形成することができ
るから，半導体薄膜２の全面に一様な厚さで且つ基板１
との接着に適した物質を選択して形成することができる
。
層４とは独立の材料及び工程により形成することができ
るから，半導体薄膜２の全面に一様な厚さで且つ基板１
との接着に適した物質を選択して形成することができる
。
【００１９】従って，接着強度の大きい接合面を，半導
体薄膜２の全面に均一に形成することができるのである
。また第二の構成では，図５を参照して，低抵抗層はア
ーチ状のポリシリコン１４により裏打ちされ補強される
構造となるから，ＳＯＩ構造を形成する際又は半導体回
路を製造する際に半導体薄膜２を破損する機会が減少す
る。
体薄膜２の全面に均一に形成することができるのである
。また第二の構成では，図５を参照して，低抵抗層はア
ーチ状のポリシリコン１４により裏打ちされ補強される
構造となるから，ＳＯＩ構造を形成する際又は半導体回
路を製造する際に半導体薄膜２を破損する機会が減少す
る。
【００２０】かかる構造は，図５（ｄ），（ｅ）を参照
して，スペース形成部３及び低抵抗層４の形成後にポリ
シリコン１４を堆積したのち，通常のポリシリコンの研
磨を施す本発明の構成により容易に形成される。即ち，
スペース形成部３が研磨のストッパーとして作用するた
め，スペース形成部上のポリシリコンが除去された後も
研磨を続けることにより，スペース形成部１４に囲まれ
た中央部のポリシリコン１４が研磨されるが，それに対
してスペース形成部３付近のポリシリコン１４の研磨の
進行は遅いから，結果として当然にポリシリコン１４は
平凹レンズ形のアーチ状に形成される。
して，スペース形成部３及び低抵抗層４の形成後にポリ
シリコン１４を堆積したのち，通常のポリシリコンの研
磨を施す本発明の構成により容易に形成される。即ち，
スペース形成部３が研磨のストッパーとして作用するた
め，スペース形成部上のポリシリコンが除去された後も
研磨を続けることにより，スペース形成部１４に囲まれ
た中央部のポリシリコン１４が研磨されるが，それに対
してスペース形成部３付近のポリシリコン１４の研磨の
進行は遅いから，結果として当然にポリシリコン１４は
平凹レンズ形のアーチ状に形成される。
【００２１】
【実施例】本発明を，実施例に沿い説明する。図３は本
発明の実施例第一製造工程図であり，図１に示すＳＯＩ
構造の製造工程を断面で表している。
発明の実施例第一製造工程図であり，図１に示すＳＯＩ
構造の製造工程を断面で表している。
【００２２】図３（ａ）を参照して，厚さ５００μｍの
シリコンウェーハ６の一面に厚さ１μｍの酸化膜を形成
し，その上にレジスト７を塗布したのち上記酸化膜をフ
ォトエッチングして，所要のパターンのスペース形成部
とする。
シリコンウェーハ６の一面に厚さ１μｍの酸化膜を形成
し，その上にレジスト７を塗布したのち上記酸化膜をフ
ォトエッチングして，所要のパターンのスペース形成部
とする。
【００２３】さらに，不純物元素をイオン注入してイオ
ン注入層８を形成する。なお，イオン注入層は金属薄膜
９との接触抵抗を低減するためのものであり，本発明の
必須の要素ではない。
ン注入層８を形成する。なお，イオン注入層は金属薄膜
９との接触抵抗を低減するためのものであり，本発明の
必須の要素ではない。
【００２４】次いで，図３（ｂ）を参照して，厚さ５０
０ｎｍの高融点金属薄膜９を堆積したのち，図３（ｃ）
を参照して，リフトオフによりレジスト７上の金属薄膜
９を除去する。
０ｎｍの高融点金属薄膜９を堆積したのち，図３（ｃ）
を参照して，リフトオフによりレジスト７上の金属薄膜
９を除去する。
【００２５】次いで，シリコン基板１上にシリコンウェ
ーハ６をスペース形成部３を介して加熱接着する。次い
で，図３（ｅ）を参照して，シリコンウェーハ６を研削
，研磨して例えば厚さ５００ｎｍの半導体薄膜２とする
ことにより，図１に示すＳＯＩ構造が形成される。
ーハ６をスペース形成部３を介して加熱接着する。次い
で，図３（ｅ）を参照して，シリコンウェーハ６を研削
，研磨して例えば厚さ５００ｎｍの半導体薄膜２とする
ことにより，図１に示すＳＯＩ構造が形成される。
【００２６】なお，金属薄膜９の蒸着した後に，熱処理
してシリサイドとすることもできる。上記工程により製
造されたＳＯＩ構造の半導体基板は，例えば，図２を参
照して，バイポーラトランジスタの形成に適用すること
ができる。
してシリサイドとすることもできる。上記工程により製
造されたＳＯＩ構造の半導体基板は，例えば，図２を参
照して，バイポーラトランジスタの形成に適用すること
ができる。
【００２７】トランジスタは，低抵抗層１０からのコレ
クタ引出し領域２２と，エピタキシャル層からなるベー
ス２４と，ドープされたポリシリコンからなるエミッタ
２３をふくみ，絶縁分離帯２１，スペース形成部，及び
間隙５により電気的に基板１及び他のトランジスタから
分離される。
クタ引出し領域２２と，エピタキシャル層からなるベー
ス２４と，ドープされたポリシリコンからなるエミッタ
２３をふくみ，絶縁分離帯２１，スペース形成部，及び
間隙５により電気的に基板１及び他のトランジスタから
分離される。
【００２８】かかるトランジスタの形成に用いられる低
抵抗層は，例えば５×１０μｍである。絶縁分離帯２１
は，例えば酸素のイオン注入により形成することができ
る。本発明では，低抵抗層４は電気電導率の高い金属又
はシリサイドで作られているから，埋込み層として作用
する低抵抗層４を薄くでき，従って容易に絶縁分離帯２
１を形成することができる。
抵抗層は，例えば５×１０μｍである。絶縁分離帯２１
は，例えば酸素のイオン注入により形成することができ
る。本発明では，低抵抗層４は電気電導率の高い金属又
はシリサイドで作られているから，埋込み層として作用
する低抵抗層４を薄くでき，従って容易に絶縁分離帯２
１を形成することができる。
【００２９】このため，コレクタ容量が小さく，コレク
タ抵抗の小さなトランジスタを小面積に集積して製造す
ることができる。図４は本発明の実施例第二製造工程図
であり，図１に示すＳＯＩ構造の他の製造工程を断面で
表している。
タ抵抗の小さなトランジスタを小面積に集積して製造す
ることができる。図４は本発明の実施例第二製造工程図
であり，図１に示すＳＯＩ構造の他の製造工程を断面で
表している。
【００３０】図４（ａ）を参照して，シリコンウェーハ
６の一面に設けたレジスト７のパターンにより，シリコ
ンウェーハ６の一面をフォトエッチングしてシリコンか
らなるスペース形成部３を作成する。
６の一面に設けたレジスト７のパターンにより，シリコ
ンウェーハ６の一面をフォトエッチングしてシリコンか
らなるスペース形成部３を作成する。
【００３１】次いで，図４（ｂ）を参照して，高融点金
属薄膜９を堆積したのちリフトオフして，図４（ｃ）を
参照して，金属薄膜９を埋込み層となるべき位置に形成
する。
属薄膜９を堆積したのちリフトオフして，図４（ｃ）を
参照して，金属薄膜９を埋込み層となるべき位置に形成
する。
【００３２】次いで，図４（ｄ）を参照して，表面に酸
化膜１ａを有するシリコンウェーハ１ｂを基板とし，こ
の基板上にシリコンウェーハ６をスペース形成部と酸化
膜１ａとを接触させ加熱接着する。
化膜１ａを有するシリコンウェーハ１ｂを基板とし，こ
の基板上にシリコンウェーハ６をスペース形成部と酸化
膜１ａとを接触させ加熱接着する。
【００３３】次いで，シリコンウェーハ６を研磨して半
導体薄膜２とする。本工程によると，酸化膜形成工程を
省略でき，また活性層となる半導体薄膜３とスペース形
成部３の酸化膜とが界面を形成することがないから，半
導体薄膜２の品質の界面による劣化を防止できる。
導体薄膜２とする。本工程によると，酸化膜形成工程を
省略でき，また活性層となる半導体薄膜３とスペース形
成部３の酸化膜とが界面を形成することがないから，半
導体薄膜２の品質の界面による劣化を防止できる。
【００３４】次に本発明の第二の構成にかかる半導体基
板の実施例を述べる。図５（ａ）〜（ｃ）を参照して，
上述の工程と同様にしてスペース形成部３，イオン注入
層８，金属薄膜９を形成する。
板の実施例を述べる。図５（ａ）〜（ｃ）を参照して，
上述の工程と同様にしてスペース形成部３，イオン注入
層８，金属薄膜９を形成する。
【００３５】次いで，図５（ｄ）を参照して，ポリシリ
コン１４を堆積する。次いで，図５（ｅ）を参照して，
ウレタンパッドとコロイダルシリカを含む研磨剤を用い
てスペース形成部３の突出する表面が露出する迄シリコ
ンウェーハ６を研磨したのち，さらに例えば１０分間研
磨してポリシリコンを平凹レンズ形に加工する。
コン１４を堆積する。次いで，図５（ｅ）を参照して，
ウレタンパッドとコロイダルシリカを含む研磨剤を用い
てスペース形成部３の突出する表面が露出する迄シリコ
ンウェーハ６を研磨したのち，さらに例えば１０分間研
磨してポリシリコンを平凹レンズ形に加工する。
【００３６】次いで，図５（ｆ）を参照して，基板１上
にシリコンウェーハ６をスペース形成部３を介して加熱
接着する。図５（ｆ−２）は図５（ｆ）中のＡ部の拡大
断面図であり，基板１とシリコンウェーハ６の接着部分
を表している。ポリシリコン１４は，基板１との間に空
間５ａを有して金属薄膜９に密着して形成して設けられ
，そのスペース形成部３の近くで厚くなるアーチ状をな
す。
にシリコンウェーハ６をスペース形成部３を介して加熱
接着する。図５（ｆ−２）は図５（ｆ）中のＡ部の拡大
断面図であり，基板１とシリコンウェーハ６の接着部分
を表している。ポリシリコン１４は，基板１との間に空
間５ａを有して金属薄膜９に密着して形成して設けられ
，そのスペース形成部３の近くで厚くなるアーチ状をな
す。
【００３７】次いで，図５（ｇ）を参照して，シリコン
ウェーハ６を研磨して半導体薄膜とする。なお，本発明
の実施例は，加熱接着時に間隙５又は空間５ａ中の空気
が膨張して薄膜を破壊することを防ぐために，減圧下で
接着することができる。また，一定量の気体を封入して
，研磨の加圧を補償することができることは当然である
。
ウェーハ６を研磨して半導体薄膜とする。なお，本発明
の実施例は，加熱接着時に間隙５又は空間５ａ中の空気
が膨張して薄膜を破壊することを防ぐために，減圧下で
接着することができる。また，一定量の気体を封入して
，研磨の加圧を補償することができることは当然である
。
【００３８】
【発明の効果】本発明によれば，低抵抗の薄い埋め込み
層を有する半導体薄膜を，基板上に均一に且つ大きい接
着強度を有して形成することができるという効果を奏す
るから，絶縁分離に適したＳＯＩ構造の半導体基板を容
易に製造することができ，半導体装置の性能向上に寄与
するところが大きい。
層を有する半導体薄膜を，基板上に均一に且つ大きい接
着強度を有して形成することができるという効果を奏す
るから，絶縁分離に適したＳＯＩ構造の半導体基板を容
易に製造することができ，半導体装置の性能向上に寄与
するところが大きい。
【図１】 本発明の第一実施例構造図
【図２】 本
発明の適用例構造図
発明の適用例構造図
【図３】 本発明の実施例第一製造工程図
【図４】
本発明の実施例第二製造工程図
本発明の実施例第二製造工程図
【図５】 本発明の
第二実施例工程図
第二実施例工程図
【図６】 従来の一実施例断面図
１ａ 酸化膜
１ｂ，６ シリコンウェーハ
１ 基板
２ 半導体薄膜
３ スペース形成部
４ 低抵抗層
５ 間隙
５ａ 空間
７ レジスト
８ イオン注入層
９ 金属薄膜
９ａ シリサイド
１１ 欠け
１２ クラック
１３ａ ボイド
１３ｂ 剥離
１４ ポリシリコン
２１ 絶縁分離帯
２２ コレクタ引出し領域
２３ エミッタ
２４ ベース
Claims (3)
- 【請求項１】 基板（１）と，該基板（１）に対向し
て設けられた半導体素子が形成されるべき半導体薄膜（
２）と，該半導体薄膜（２）の該基板（１）と対向する
表面の一部に設けられた，チタニュウム，タンタル，ジ
ルコニュウム及びタングステンのうちの一種を含む高融
点金属又は該高融点金属のシリサイドからなる低抵抗層
（４）と，該半導体薄膜（２）の該基板（１）と対向す
る表面のうち該低抵抗層（４）が設けられていない領域
に突出して形成されたスペース形成部（３）とを有し，
該半導体薄膜（２）は該基板（１）上に，該低抵抗層（
４）と該基板（１）との間に間隙（５）を設け，該スペ
ーサ形成部（３）を介して接着されていることを特徴と
する半導体基板。 - 【請求項２】 請求項１記載の半導体基板において上
記低抵抗層（４）と上記基板（１）との間に形成された
上記間隙（５）に，上記半導体薄膜（２）と密着し該基
板（１）との間に空間（５ａ）を設けて埋め込まれたポ
リシリコン（１４）を有することを特徴とする半導体基
板。 - 【請求項３】 請求項２記載の半導体基板の製造方法
であって，レジスト（７）パターンをマスクとするエッ
チングによりシリコンウェーハ（６）上に形成された絶
縁膜の一部を除去し，残りの絶縁膜を上記スペーサ形成
部（３）として形成する工程と，次いで，上記高融点金
属を該シリコンウェーハ（６）上に堆積した後，該レジ
スト（７）上の該高融点金属をリフトオフ法により除去
して上記低抵抗層（４）を形成する工程と，次いで，該
シリコンウェーハ（６）上にポリシリコン（１４）を堆
積した後，該スペーサ形成部（３）をストッパとする研
磨により該スペーサ（３）上の該ポリシリコン（１４）
を除去するとともに該低抵抗層（４）上の該ポリシリコ
ンを凹状に形成する工程と，次いで，該シリコンウェー
ハ（６）と基板（１）とを該スペーサ形成部（３）を該
基板（１）表面と接着させて加熱し貼り合わせた後，該
シリコンウェーハ（６）を該シリコンウェーハ（６）の
該基板（１）と対向する面とは反対側の面から研磨し，
所望の厚さの半導体薄膜（２）とする工程とを有するこ
とを特徴とする半導体基板の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130198A JP2517182B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体基板及びその製造方法 |
| US08/475,439 US5621239A (en) | 1990-11-05 | 1995-06-07 | SOI device having a buried layer of reduced resistivity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3130198A JP2517182B2 (ja) | 1991-06-03 | 1991-06-03 | 半導体基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356961A true JPH04356961A (ja) | 1992-12-10 |
| JP2517182B2 JP2517182B2 (ja) | 1996-07-24 |
Family
ID=15028439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3130198A Expired - Fee Related JP2517182B2 (ja) | 1990-11-05 | 1991-06-03 | 半導体基板及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517182B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505672A (ja) * | 1996-03-12 | 1999-05-21 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 支持体に接着される基板を有する半導体本体 |
| JP2008511435A (ja) * | 2004-09-03 | 2008-04-17 | ジェン−エックス パワー コーポレイション | 電気化学的装置 |
| JP2012033713A (ja) * | 2010-07-30 | 2012-02-16 | Kyocera Corp | 空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法 |
-
1991
- 1991-06-03 JP JP3130198A patent/JP2517182B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11505672A (ja) * | 1996-03-12 | 1999-05-21 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | 支持体に接着される基板を有する半導体本体 |
| JP2008511435A (ja) * | 2004-09-03 | 2008-04-17 | ジェン−エックス パワー コーポレイション | 電気化学的装置 |
| JP2012033713A (ja) * | 2010-07-30 | 2012-02-16 | Kyocera Corp | 空洞半導体基板、ならびに空洞半導体基板および半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2517182B2 (ja) | 1996-07-24 |
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