JPH04361352A - Ｉ／ｏバスゲートウェイ制御方式 - Google Patents
Ｉ／ｏバスゲートウェイ制御方式Info
- Publication number
- JPH04361352A JPH04361352A JP13734191A JP13734191A JPH04361352A JP H04361352 A JPH04361352 A JP H04361352A JP 13734191 A JP13734191 A JP 13734191A JP 13734191 A JP13734191 A JP 13734191A JP H04361352 A JPH04361352 A JP H04361352A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- register
- data
- gateway device
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000004913 activation Effects 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 9
- 238000004891 communication Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はＩ／Ｏバスゲートウェイ
制御方式、特に中央処理装置がシステムバスを介して、
複数のＩ／Ｏ制御部をＩ／Ｏバスにより接続したＩ／Ｏ
バスゲートウェイ装置を制御するＩ／Ｏバスゲートウェ
イ制御方式に関する。
制御方式、特に中央処理装置がシステムバスを介して、
複数のＩ／Ｏ制御部をＩ／Ｏバスにより接続したＩ／Ｏ
バスゲートウェイ装置を制御するＩ／Ｏバスゲートウェ
イ制御方式に関する。
【０００２】
【従来の技術】従来、この種のＩ／Ｏバスゲートウェイ
制御方式は、図３に計算機システムの一例のブロック図
を示すように、システムバス５に中央処理装置（以下Ｅ
ＰＵという）１１，１２、主記憶装置（以下ＭＥＭとい
う）３，４が接続され、さらにバスインタフェースユニ
ット（以下ＢＩＵという）６を介してＩ／Ｏバスゲート
ウェイ装置２０が接続されていて、Ｉ／Ｏバスゲートウ
ェイ装置２０にＩ／Ｏバス８を介してＩ／Ｏ制御部９が
接続されている。またＩ／Ｏバスゲートウェイ装置２０
はアドレスレジスタ１５、データレジスタ１６、Ｉ／Ｏ
バス起動レジスタ１７、ステータスレジスタ１８を有す
る構成になっている。
制御方式は、図３に計算機システムの一例のブロック図
を示すように、システムバス５に中央処理装置（以下Ｅ
ＰＵという）１１，１２、主記憶装置（以下ＭＥＭとい
う）３，４が接続され、さらにバスインタフェースユニ
ット（以下ＢＩＵという）６を介してＩ／Ｏバスゲート
ウェイ装置２０が接続されていて、Ｉ／Ｏバスゲートウ
ェイ装置２０にＩ／Ｏバス８を介してＩ／Ｏ制御部９が
接続されている。またＩ／Ｏバスゲートウェイ装置２０
はアドレスレジスタ１５、データレジスタ１６、Ｉ／Ｏ
バス起動レジスタ１７、ステータスレジスタ１８を有す
る構成になっている。
【０００３】以上の構成でＥＰＵ１１または１２からＩ
／Ｏへの書込み時には、ＥＰＵのソフトウェアはＩ／Ｏ
のアドレスをアドレスレジスタ１５に書込んでから、デ
ータをデータレジスタ１６に書込み、次いでＩ／Ｏバス
起動レジスタ１７をセットしている。Ｉ／Ｏバスゲート
ウェイ装置２０はＩ／Ｏバス起動レジスタ１７がセット
されたことにより、Ｉ／Ｏ制御部９へのデータ転送のた
めのメッセージ通信サイクルを実施する。データの受信
を受けたＩ／Ｏ制御部９はＩ／Ｏバスゲートウェイ装置
２０へ受信の応答をＩ／Ｏ通信バスサイクルを発生して
送る。ステータスレジスタ１８にはＩ／Ｏ制御部９から
の応答によりセットされるフラグおよびその他の受信に
関するステータスが記憶されるようになっていて、ＥＰ
Ｕ１１または１２はＩ／Ｏバス起動レジスタ１７のセッ
ト後に、ステータスレジスタ１８のフラグをチェックし
続け、フラグがセットされると、その他のステータスを
受信して転送動作を終了する。
／Ｏへの書込み時には、ＥＰＵのソフトウェアはＩ／Ｏ
のアドレスをアドレスレジスタ１５に書込んでから、デ
ータをデータレジスタ１６に書込み、次いでＩ／Ｏバス
起動レジスタ１７をセットしている。Ｉ／Ｏバスゲート
ウェイ装置２０はＩ／Ｏバス起動レジスタ１７がセット
されたことにより、Ｉ／Ｏ制御部９へのデータ転送のた
めのメッセージ通信サイクルを実施する。データの受信
を受けたＩ／Ｏ制御部９はＩ／Ｏバスゲートウェイ装置
２０へ受信の応答をＩ／Ｏ通信バスサイクルを発生して
送る。ステータスレジスタ１８にはＩ／Ｏ制御部９から
の応答によりセットされるフラグおよびその他の受信に
関するステータスが記憶されるようになっていて、ＥＰ
Ｕ１１または１２はＩ／Ｏバス起動レジスタ１７のセッ
ト後に、ステータスレジスタ１８のフラグをチェックし
続け、フラグがセットされると、その他のステータスを
受信して転送動作を終了する。
【０００４】ＥＰＵ１１または１２がＩ／Ｏからデータ
を読取るときには、Ｉ／Ｏへの書込み時と同様に、ＥＰ
Ｕのソフトウェアはアドレスレジスタ１５をセットした
後にＩ／Ｏバス起動レジスタ１７をセットして、メッセ
ージ通信バスサイクルを発生させて、Ｉ／Ｏ制御部９か
らデータをデータレジスタ１６に受信させる。ＥＰＵの
ソフトウェアはＩ／Ｏバス起動レジスタ１７のセット後
に、ステータスレジスタ１８のフラグをチェックし続け
、フラグのセット後にデータレジスタ１６のデータを読
込み転送動作を終了する。
を読取るときには、Ｉ／Ｏへの書込み時と同様に、ＥＰ
Ｕのソフトウェアはアドレスレジスタ１５をセットした
後にＩ／Ｏバス起動レジスタ１７をセットして、メッセ
ージ通信バスサイクルを発生させて、Ｉ／Ｏ制御部９か
らデータをデータレジスタ１６に受信させる。ＥＰＵの
ソフトウェアはＩ／Ｏバス起動レジスタ１７のセット後
に、ステータスレジスタ１８のフラグをチェックし続け
、フラグのセット後にデータレジスタ１６のデータを読
込み転送動作を終了する。
【０００５】
【発明が解決しようとする課題】上述した従来のＩ／Ｏ
バスゲートウェイ制御方式は、ＥＰＵがＩ／Ｏバスゲー
トウェイ装置との間のアドレス、データおよびＩ／Ｏバ
ス起動のセットデータの転送に、その都度バスサイクル
を繰返しているので、Ｉ／Ｏバスゲートウェイ装置の起
動までに、書込み時ではシステムバスの３回のバスサイ
クルを要し、読取り時ではシステムバスの２回のバスサ
イクルを要していて、転送が効率的でないという問題点
を有する。
バスゲートウェイ制御方式は、ＥＰＵがＩ／Ｏバスゲー
トウェイ装置との間のアドレス、データおよびＩ／Ｏバ
ス起動のセットデータの転送に、その都度バスサイクル
を繰返しているので、Ｉ／Ｏバスゲートウェイ装置の起
動までに、書込み時ではシステムバスの３回のバスサイ
クルを要し、読取り時ではシステムバスの２回のバスサ
イクルを要していて、転送が効率的でないという問題点
を有する。
【０００６】
【課題を解決するための手段】本発明のＩ／Ｏバスゲー
トウェイ制御方式は、中央処理装置がシステムバスを介
して、複数のＩ／Ｏ制御部をＩ／Ｏバスにより接続した
Ｉ／Ｏバスゲートウェイ装置を制御するＩ／Ｏバスゲー
トウェイ制御方式において、中央処理装置とＩ／Ｏバス
ゲートウェイ装置とのそれぞれにアドレス、データおよ
びＩ／Ｏバス起動用のレジスタを有するバッファを設け
、中央処理装置はこのバッファの内容を一回のブロック
転送によりＩ／Ｏバスゲートウェイ装置に転送すること
により構成され、また、Ｉ／Ｏバスゲートウェイ装置に
アドレスおよびデータ用のレジスタを設け、Ｉ／Ｏバス
ゲートウェイ装置は中央処理装置からのアドレスおよび
データをそれぞれの前記レジスタで受付けたことにより
Ｉ／Ｏバスの起動を開始することにより構成される。
トウェイ制御方式は、中央処理装置がシステムバスを介
して、複数のＩ／Ｏ制御部をＩ／Ｏバスにより接続した
Ｉ／Ｏバスゲートウェイ装置を制御するＩ／Ｏバスゲー
トウェイ制御方式において、中央処理装置とＩ／Ｏバス
ゲートウェイ装置とのそれぞれにアドレス、データおよ
びＩ／Ｏバス起動用のレジスタを有するバッファを設け
、中央処理装置はこのバッファの内容を一回のブロック
転送によりＩ／Ｏバスゲートウェイ装置に転送すること
により構成され、また、Ｉ／Ｏバスゲートウェイ装置に
アドレスおよびデータ用のレジスタを設け、Ｉ／Ｏバス
ゲートウェイ装置は中央処理装置からのアドレスおよび
データをそれぞれの前記レジスタで受付けたことにより
Ｉ／Ｏバスの起動を開始することにより構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第一の実施例を説明するた
めのブロック図である。図１のブロック図では、ＥＰＵ
１および２にそれぞれブロック転送制御部１０が設けら
れ、Ｉ／Ｏバスゲートウェイ装置７にはブロック転送受
信バッファ１４が設けられている。ブロック転送制御部
１０はアドレスレジスタ１０１，データレジスタ１０２
およびＩ／Ｏバス起動レジスタ１０３を有し、ブロック
転送受信バッファもアドレスレジスタ１４１，データレ
ジスタ１４２およびＩ／Ｏバス起動レジスタ１４３を有
する構成になっていて、図３の単独のアドレスレジスタ
１５，データレジスタ１６およびＩ／Ｏバス起動レジス
タ１７は設けられていない。その他は図３の従来の方式
を説明するためのブロック図と同じ構成になっている。
めのブロック図である。図１のブロック図では、ＥＰＵ
１および２にそれぞれブロック転送制御部１０が設けら
れ、Ｉ／Ｏバスゲートウェイ装置７にはブロック転送受
信バッファ１４が設けられている。ブロック転送制御部
１０はアドレスレジスタ１０１，データレジスタ１０２
およびＩ／Ｏバス起動レジスタ１０３を有し、ブロック
転送受信バッファもアドレスレジスタ１４１，データレ
ジスタ１４２およびＩ／Ｏバス起動レジスタ１４３を有
する構成になっていて、図３の単独のアドレスレジスタ
１５，データレジスタ１６およびＩ／Ｏバス起動レジス
タ１７は設けられていない。その他は図３の従来の方式
を説明するためのブロック図と同じ構成になっている。
【０００９】以上の構成において、ＥＰＵ１１または１
２からＩ／Ｏへの書込み時には、ＥＰＵ１１または１２
は先ずブロック転送制御部１０のアドレスレジスタ１０
１，データレジスタ１０２およびＩ／Ｏバス起動レジス
タ１０３にそれぞれのデータをセットする。次いでＥＰ
Ｕ１１または１２はＩ／Ｏバスゲートウェイ装置７に対
してブロック転送を行なって、三つのレジスタの内容を
続けて転送し、それぞれの内容をアドレスレジスタ１４
１，データレジスタ１４２およびＩ／Ｏバス起動レジス
タ１４３に格納する。Ｉ／Ｏバスゲートウェイ装置７は
この格納により、直ちにＩ／Ｏ制御部９へＩ／Ｏバス８
を介してのメッセージ通信サイクルを発生する。ＥＰＵ
１１または１２は転送後に、図３の従来の動作と同じに
ステータスレジスタ１８の受信応答のフラグ確認および
ステータスの引取りを行なって転送を終了する。
２からＩ／Ｏへの書込み時には、ＥＰＵ１１または１２
は先ずブロック転送制御部１０のアドレスレジスタ１０
１，データレジスタ１０２およびＩ／Ｏバス起動レジス
タ１０３にそれぞれのデータをセットする。次いでＥＰ
Ｕ１１または１２はＩ／Ｏバスゲートウェイ装置７に対
してブロック転送を行なって、三つのレジスタの内容を
続けて転送し、それぞれの内容をアドレスレジスタ１４
１，データレジスタ１４２およびＩ／Ｏバス起動レジス
タ１４３に格納する。Ｉ／Ｏバスゲートウェイ装置７は
この格納により、直ちにＩ／Ｏ制御部９へＩ／Ｏバス８
を介してのメッセージ通信サイクルを発生する。ＥＰＵ
１１または１２は転送後に、図３の従来の動作と同じに
ステータスレジスタ１８の受信応答のフラグ確認および
ステータスの引取りを行なって転送を終了する。
【００１０】ＥＰＵ１１または１２のＩ／Ｏからの読取
り時には、書込み時と同様にアドレスレジスタ１０１お
よびＩ／Ｏバス起動レジスタ１０３にデータをセットす
る。次いでＥＰＵ１１または１２はＩ／Ｏバスゲートウ
ェイ装置７に対してブロック転送を行なって、二つのレ
ジスタの内容を続けて転送し、それぞれの内容をアドレ
スレジスタ１４１およびＩ／Ｏバス起動レジスタ１４３
に格納する。その後の動作は図３の従来の動作と同じで
ある。
り時には、書込み時と同様にアドレスレジスタ１０１お
よびＩ／Ｏバス起動レジスタ１０３にデータをセットす
る。次いでＥＰＵ１１または１２はＩ／Ｏバスゲートウ
ェイ装置７に対してブロック転送を行なって、二つのレ
ジスタの内容を続けて転送し、それぞれの内容をアドレ
スレジスタ１４１およびＩ／Ｏバス起動レジスタ１４３
に格納する。その後の動作は図３の従来の動作と同じで
ある。
【００１１】図２は本発明の第二の実施例を説明するた
めのブロック図である。図２のブロック図では、Ｉ／Ｏ
バスゲートウェイ装置１９はアドレスレジスタ１５、デ
ータレジスタ１６およびステータスレジスタ１８を有す
るが、図３の従来の方式を説明するためのブロック図に
設けられているＩ／Ｏバス起動レジスタを有していない
。他の構成は図３と同じになっている。
めのブロック図である。図２のブロック図では、Ｉ／Ｏ
バスゲートウェイ装置１９はアドレスレジスタ１５、デ
ータレジスタ１６およびステータスレジスタ１８を有す
るが、図３の従来の方式を説明するためのブロック図に
設けられているＩ／Ｏバス起動レジスタを有していない
。他の構成は図３と同じになっている。
【００１２】以上の構成において、ＥＰＵ１１または１
２からＩ／Ｏへの書込み時には、ＥＰＵ１１または１２
はソフトウェアによりシステムバス５を介して、アドレ
スレジスタ１５およびデータレジスタ１６にそれぞれの
データをセットする。Ｉ／Ｏバスゲートウェイ装置１９
はアドレスレジスタ１５とデータレジスタ１６とにデー
タがセットされたことにより、Ｉ／Ｏバス８を介しての
Ｉ／Ｏ制御部９へのメッセージ通信バスサイクルを発生
する。ＥＰＵ１１または１２はアドレスレジスタ１５お
よびデータレジスタ１６へのデータのセット後には、図
３の従来の場合と同様の動作を行なう。
２からＩ／Ｏへの書込み時には、ＥＰＵ１１または１２
はソフトウェアによりシステムバス５を介して、アドレ
スレジスタ１５およびデータレジスタ１６にそれぞれの
データをセットする。Ｉ／Ｏバスゲートウェイ装置１９
はアドレスレジスタ１５とデータレジスタ１６とにデー
タがセットされたことにより、Ｉ／Ｏバス８を介しての
Ｉ／Ｏ制御部９へのメッセージ通信バスサイクルを発生
する。ＥＰＵ１１または１２はアドレスレジスタ１５お
よびデータレジスタ１６へのデータのセット後には、図
３の従来の場合と同様の動作を行なう。
【００１３】ＥＰＵ１１または１２のＩ／Ｏからの読取
り時には、ＥＰＵ１１または１２はソフトウェアにより
システムバス５を介して、Ｉ／Ｏのアドレスデータをア
ドレスレジスタ１５にセットする。Ｉ／Ｏバスゲートウ
ェイ装置１９はアドレスレジスタ１５がセットされたこ
とにより、Ｉ／Ｏバス８を介してＩ／Ｏ制御部９へのメ
ッセージ通信バスサイクルを発生する。ＥＰＵ１１また
は１２はアドレスレジスタ１５へのデータのセット後に
は図３の従来の場合と同じ動作を行なう。
り時には、ＥＰＵ１１または１２はソフトウェアにより
システムバス５を介して、Ｉ／Ｏのアドレスデータをア
ドレスレジスタ１５にセットする。Ｉ／Ｏバスゲートウ
ェイ装置１９はアドレスレジスタ１５がセットされたこ
とにより、Ｉ／Ｏバス８を介してＩ／Ｏ制御部９へのメ
ッセージ通信バスサイクルを発生する。ＥＰＵ１１また
は１２はアドレスレジスタ１５へのデータのセット後に
は図３の従来の場合と同じ動作を行なう。
【００１４】
【発明の効果】以上説明したように本発明は、ＥＰＵと
Ｉ／Ｏバスゲートウェイ装置とにそれぞれアドレスレジ
スタ，データレジスタおよびＩ／Ｏバス起動レジスタを
有するバッファを設けて、ＥＰＵとＩ／Ｏゲートウェイ
装置との間にブロック転送を行なうこと、またはＩ／Ｏ
バス起動レジスタのデータ転送を他の二つのデータの転
送の終了で代用することにより、従来ＥＰＵとＩ／Ｏバ
スゲートウェイ装置との間で３回のバスサイクルを要し
たものを、前者では１回の転送動作で、後者では２回の
バスサイクルで処理を行なうことができ、処理時間を短
縮できるという効果がある。
Ｉ／Ｏバスゲートウェイ装置とにそれぞれアドレスレジ
スタ，データレジスタおよびＩ／Ｏバス起動レジスタを
有するバッファを設けて、ＥＰＵとＩ／Ｏゲートウェイ
装置との間にブロック転送を行なうこと、またはＩ／Ｏ
バス起動レジスタのデータ転送を他の二つのデータの転
送の終了で代用することにより、従来ＥＰＵとＩ／Ｏバ
スゲートウェイ装置との間で３回のバスサイクルを要し
たものを、前者では１回の転送動作で、後者では２回の
バスサイクルで処理を行なうことができ、処理時間を短
縮できるという効果がある。
【図１】本発明の第一の実施例を説明するためのブロッ
ク図である。
ク図である。
【図２】本発明の第二の実施例を説明するためのブロッ
ク図である。
ク図である。
【図３】従来のＩ／Ｏゲートウェイ制御方式を説明する
ためのブロック図である。
ためのブロック図である。
１，２，１１，１２ 中央処理装置（ＥＰＵ）３
，４ 主記憶装置（ＭＥＭ） ５ システムバス ６ バスインタフェースユニット（ＩＢＵ）７，
１９，２０ Ｉ／Ｏバスゲートウェイ装置８
Ｉ／Ｏバス ９ Ｉ／Ｏ制御部 １０ ブロック転送制御部 １４ ブロック転送受信バッファ１５，１０１，
１４１ アドレスレジスタ１６，１０２，１４２
データレジスタ１７，１０３，１４３
Ｉ／Ｏバス起動レジスタ１８ ステータスレジス
タ
，４ 主記憶装置（ＭＥＭ） ５ システムバス ６ バスインタフェースユニット（ＩＢＵ）７，
１９，２０ Ｉ／Ｏバスゲートウェイ装置８
Ｉ／Ｏバス ９ Ｉ／Ｏ制御部 １０ ブロック転送制御部 １４ ブロック転送受信バッファ１５，１０１，
１４１ アドレスレジスタ１６，１０２，１４２
データレジスタ１７，１０３，１４３
Ｉ／Ｏバス起動レジスタ１８ ステータスレジス
タ
Claims (2)
- 【請求項１】 中央処理装置がシステムバスを介して
、複数のＩ／Ｏ制御部をＩ／Ｏバスにより接続したＩ／
Ｏバスゲートウェイ装置を制御するＩ／Ｏバスゲートウ
ェイ制御方式において、中央処理装置とＩ／Ｏバスゲー
トウェイ装置とのそれぞれにアドレス、データおよびＩ
／Ｏバス起動用のレジスタを有するバッファを設け、中
央処理装置はこのバッファの内容を一回のブロック転送
によりＩ／Ｏバスゲートウェイ装置に転送することを特
徴とするＩ／Ｏバスゲートウェイ制御方式。 - 【請求項２】 中央処理装置がシステムバスを介して
、複数のＩ／Ｏ制御部をＩ／Ｏバスにより接続したＩ／
Ｏバスゲートウェイ装置を制御するＩ／Ｏバスゲートウ
ェイ制御方式において、Ｉ／Ｏバスゲートウェイ装置に
アドレスおよびデータ用のレジスタを設け、Ｉ／Ｏバス
ゲートウェイ装置は中央処理装置からのアドレスおよび
データをそれぞれの前記レジスタで受付けたことにより
Ｉ／Ｏバスの起動を開始することを特徴とするＩ／Ｏバ
スゲートウェイ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13734191A JPH04361352A (ja) | 1991-06-10 | 1991-06-10 | Ｉ／ｏバスゲートウェイ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13734191A JPH04361352A (ja) | 1991-06-10 | 1991-06-10 | Ｉ／ｏバスゲートウェイ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04361352A true JPH04361352A (ja) | 1992-12-14 |
Family
ID=15196382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13734191A Pending JPH04361352A (ja) | 1991-06-10 | 1991-06-10 | Ｉ／ｏバスゲートウェイ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04361352A (ja) |
-
1991
- 1991-06-10 JP JP13734191A patent/JPH04361352A/ja active Pending
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