JPH04363735A - 命令処理装置 - Google Patents
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- JPH04363735A JPH04363735A JP3095843A JP9584391A JPH04363735A JP H04363735 A JPH04363735 A JP H04363735A JP 3095843 A JP3095843 A JP 3095843A JP 9584391 A JP9584391 A JP 9584391A JP H04363735 A JPH04363735 A JP H04363735A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30105—Register structure
- G06F9/30112—Register structure comprising data of variable length
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30098—Register arrangements
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
［発明の目的］
【０００２】
【産業上の利用分野】本発明はマイクロプロセッサ等の
命令処理装置に関し、特に効率良くアドレス空間をアク
セスする命令処理装置に関する。
命令処理装置に関し、特に効率良くアドレス空間をアク
セスする命令処理装置に関する。
【０００３】
【従来の技術】近年の半導体技術の急激な進歩に伴い、
マイクロプロセッサの扱うアドレス空間は増大する一方
である。従って、如何に効率良くアドレス空間をアクセ
ス出来るかが、マイクロプロセッサの性能を左右するこ
とになる。
マイクロプロセッサの扱うアドレス空間は増大する一方
である。従って、如何に効率良くアドレス空間をアクセ
ス出来るかが、マイクロプロセッサの性能を左右するこ
とになる。
【０００４】日立のＨ８／５００シリーズのマイクロコ
ンピュータの場合は、図７（ａ）に示すコントロール・
レジスタＣＲと、図７（ｂ）に示す汎用レジスタＲｎ（
ｎ＝０〜７）を備えており、図８に示すように、コント
ロール・レジスタ中の８ビットのページ・レジスタ４本
、即ち、コード・ページ・レジスタＣＰ、データ・ペー
ジ・レジスタＤＰ、エクステンド・ページ・レジスタＥ
Ｐ、及びスタック・ページ・レジスタＴＰと、１６ビッ
トの汎用レジスタＲｎ、或いはプログラム・カウンタＰ
Ｃとの組み合わせによって、２４ビットの実効アドレス
を生成して、１６メガバイトのアドレス空間をアクセス
している。
ンピュータの場合は、図７（ａ）に示すコントロール・
レジスタＣＲと、図７（ｂ）に示す汎用レジスタＲｎ（
ｎ＝０〜７）を備えており、図８に示すように、コント
ロール・レジスタ中の８ビットのページ・レジスタ４本
、即ち、コード・ページ・レジスタＣＰ、データ・ペー
ジ・レジスタＤＰ、エクステンド・ページ・レジスタＥ
Ｐ、及びスタック・ページ・レジスタＴＰと、１６ビッ
トの汎用レジスタＲｎ、或いはプログラム・カウンタＰ
Ｃとの組み合わせによって、２４ビットの実効アドレス
を生成して、１６メガバイトのアドレス空間をアクセス
している。
【０００５】つまり、１６メガバイトのアドレス空間を
６４キロバイト単位の２５６ページに分割し、４本のペ
ージ・レジスタでその中のどのページを使用するかを指
定してアクセスするものである。但し、アドレスが進行
して次のページに進みたくても、ページ・レジスタは自
動的にはインクリメントしないので、プログラムは６４
キロバイトのページ内で閉じる必要があり、メモリの使
用効率も悪く、また使いづらさもある。
６４キロバイト単位の２５６ページに分割し、４本のペ
ージ・レジスタでその中のどのページを使用するかを指
定してアクセスするものである。但し、アドレスが進行
して次のページに進みたくても、ページ・レジスタは自
動的にはインクリメントしないので、プログラムは６４
キロバイトのページ内で閉じる必要があり、メモリの使
用効率も悪く、また使いづらさもある。
【０００６】また、インテルのマイクロプロセッサ８０
８６の場合は、図９（ａ）に示すように、セグメント・
レジスタとして、コード・セグメント・レジスタＣＳ、
データ・セグメント・レジスタＤＳ、スタック・セグメ
ント・レジスタＳＳ、及びエクストラ・セグメント・レ
ジスタＥＳを備え、また、図９（ｂ）に示すように、汎
用レジスタ（ＡＸ、ＢＸ（ベースレジスタ）、ＣＸ、Ｄ
Ｘ）と、４本のポインタ／インデクス・レジスタ、即ち
、スタック・ポインタ・レジスタＳＰ、ベース・ポイン
タ・レジスタＢＰ、ソース・インデクス・レジスタＳＩ
、及びデスティネーション・インデクス・レジスタＤＩ
と、ステータス／制御レジスタとして命令・ポインタ・
レジスタＩＰ及びフラグ・レジスタを備えている。この
場合のアクセスは、図１０に示すように、１６ビットの
セグメント・セレクタを４ビット左にシフトしたセグメ
ント・ベース・アドレスと、１６ビットのセグメント・
オフセットとを加算して、２０ビットの実効アドレスを
生成し、１メガバイトのアドレス空間をアクセスする。
８６の場合は、図９（ａ）に示すように、セグメント・
レジスタとして、コード・セグメント・レジスタＣＳ、
データ・セグメント・レジスタＤＳ、スタック・セグメ
ント・レジスタＳＳ、及びエクストラ・セグメント・レ
ジスタＥＳを備え、また、図９（ｂ）に示すように、汎
用レジスタ（ＡＸ、ＢＸ（ベースレジスタ）、ＣＸ、Ｄ
Ｘ）と、４本のポインタ／インデクス・レジスタ、即ち
、スタック・ポインタ・レジスタＳＰ、ベース・ポイン
タ・レジスタＢＰ、ソース・インデクス・レジスタＳＩ
、及びデスティネーション・インデクス・レジスタＤＩ
と、ステータス／制御レジスタとして命令・ポインタ・
レジスタＩＰ及びフラグ・レジスタを備えている。この
場合のアクセスは、図１０に示すように、１６ビットの
セグメント・セレクタを４ビット左にシフトしたセグメ
ント・ベース・アドレスと、１６ビットのセグメント・
オフセットとを加算して、２０ビットの実効アドレスを
生成し、１メガバイトのアドレス空間をアクセスする。
【０００７】ここで、セグメント・セレクタには４本の
セグメント・レジスタの内何れかが、また、セグメント
・オフセットには、ベース・レジスタＢＸ、４本のポイ
ンタ／インデクス・レジスタ、命令・ポインタ・レジス
タＩＰ、或いは命令中のディスプレースメント等の内何
れかが使用される。
セグメント・レジスタの内何れかが、また、セグメント
・オフセットには、ベース・レジスタＢＸ、４本のポイ
ンタ／インデクス・レジスタ、命令・ポインタ・レジス
タＩＰ、或いは命令中のディスプレースメント等の内何
れかが使用される。
【０００８】この場合にも、１つのセグメントでは６４
キロバイトまでの領域のプログラムやデータしか扱えず
、使用効率が悪い。
キロバイトまでの領域のプログラムやデータしか扱えず
、使用効率が悪い。
【０００９】また、ザイログのマイクロプロセッサＺ８
００１の場合には、図１１（ａ）に示す１６ビット×１
６本の汎用レジスタＲ０〜Ｒ１５と、図１１（ｂ）に示
す専用レジスタを備え、図１２に示すように、汎用レジ
スタを２本使ったレジスタペアから７ビットのセグメン
トＳＥＧと、１６ビットのオフセットＯＦＦＳＥＴを連
結して、２３ビットの実効アドレスを生成し、８メガバ
イトのアドレス空間をアクセスする。
００１の場合には、図１１（ａ）に示す１６ビット×１
６本の汎用レジスタＲ０〜Ｒ１５と、図１１（ｂ）に示
す専用レジスタを備え、図１２に示すように、汎用レジ
スタを２本使ったレジスタペアから７ビットのセグメン
トＳＥＧと、１６ビットのオフセットＯＦＦＳＥＴを連
結して、２３ビットの実効アドレスを生成し、８メガバ
イトのアドレス空間をアクセスする。
【００１０】Ｚ８００１では、１６ビットのオフセット
だけで６４キロバイトのアドレス空間内のみを使用する
モードもあり、これは、図１１（ｂ）の専用レジスタの
中のフラグ制御語のセグメントモードビットＳＥＧを切
り替えて使用する。６４キロバイト以内では、ノンセグ
メントモードで、汎用レジスタ１本で１６ビットのオフ
セットのみでアクセスし、６４キロバイトを越える範囲
では、セグメントモードビットをセグメントモードに切
り替えて、汎用レジスタ２本で７ビットのセグメントと
１６ビットのオフセットを連結してアクセスするという
方法もあるが、セグメントモードを切り替えながら使用
するというのは現実的でないので、６４キロバイトを越
える場合はセグメントモードに固定して使用する。
だけで６４キロバイトのアドレス空間内のみを使用する
モードもあり、これは、図１１（ｂ）の専用レジスタの
中のフラグ制御語のセグメントモードビットＳＥＧを切
り替えて使用する。６４キロバイト以内では、ノンセグ
メントモードで、汎用レジスタ１本で１６ビットのオフ
セットのみでアクセスし、６４キロバイトを越える範囲
では、セグメントモードビットをセグメントモードに切
り替えて、汎用レジスタ２本で７ビットのセグメントと
１６ビットのオフセットを連結してアクセスするという
方法もあるが、セグメントモードを切り替えながら使用
するというのは現実的でないので、６４キロバイトを越
える場合はセグメントモードに固定して使用する。
【００１１】この場合も前の２例と同じく、オフセット
がオーバーフローしてもセグメントが影響を受けないの
で、プログラムやデータは６４キロバイト内で閉じる必
要があり、メモリ効率が悪く、汎用レジスタの使用に無
駄がある。
がオーバーフローしてもセグメントが影響を受けないの
で、プログラムやデータは６４キロバイト内で閉じる必
要があり、メモリ効率が悪く、汎用レジスタの使用に無
駄がある。
【００１２】
【発明が解決しようとする課題】以上のように、従来の
マイクロプロセッサ等の命令処理装置では、広いアドレ
ス空間をアクセスするために用いていたページ・レジス
タやセグメント・レジスタといった手段は、アドレス空
間の連続性という点で問題があり、また、１６ビットの
基本となるレジスタの他にページ・レジスタやセグメン
ト・レジスタといった特殊な用途のための専用レジスタ
または汎用レジスタが更にもう１本必要になるという欠
点があった。
マイクロプロセッサ等の命令処理装置では、広いアドレ
ス空間をアクセスするために用いていたページ・レジス
タやセグメント・レジスタといった手段は、アドレス空
間の連続性という点で問題があり、また、１６ビットの
基本となるレジスタの他にページ・レジスタやセグメン
ト・レジスタといった特殊な用途のための専用レジスタ
または汎用レジスタが更にもう１本必要になるという欠
点があった。
【００１３】本発明は、上記問題点を解決するもので、
その目的は、効率良くアドレス空間をアクセスする命令
処理装置を提供することである。
その目的は、効率良くアドレス空間をアクセスする命令
処理装置を提供することである。
【００１４】
【課題を解決するための手段】前記課題を解決するため
に、本発明の特徴は、図１に示す如く、メモリ５の全ア
ドレス空間中の任意のアドレスを指定するのに十分なビ
ット幅を有する少なくとも１つの第１のレジスタＲ１ｎ
と、全アドレス空間中の任意のアドレスを指定するのに
不十分なビット幅を有する少なくとも１つの第２のレジ
スタＲ２ｍとを備え、命令語により指定された前記１つ
または結合された複数の第１のレジスタＲ１ｎ或いは第
２のレジスタＲ２ｍ内に保持される値を基にしてオペラ
ンドアドレスを生成する命令処理装置において、前記１
つまたは複数の第１のレジスタＲ１ｎの全ビットによる
値或いは必要なビット幅を切り出して得られる値から所
望のオペランドアドレスを生成する第１のアドレス生成
手段１と、前記１つまたは複数の第２のレジスタＲ２ｍ
の一部のビットの値に応じてアドレス指定に不足するビ
ットを生成して全アドレス空間中の所定の部分空間に対
するオペランドアドレスを生成する第２のアドレス生成
手段３とを具備し、命令語中の情報により前記第１のア
ドレス生成手段１または第２のアドレス生成手段３の何
れかが指定されることである。
に、本発明の特徴は、図１に示す如く、メモリ５の全ア
ドレス空間中の任意のアドレスを指定するのに十分なビ
ット幅を有する少なくとも１つの第１のレジスタＲ１ｎ
と、全アドレス空間中の任意のアドレスを指定するのに
不十分なビット幅を有する少なくとも１つの第２のレジ
スタＲ２ｍとを備え、命令語により指定された前記１つ
または結合された複数の第１のレジスタＲ１ｎ或いは第
２のレジスタＲ２ｍ内に保持される値を基にしてオペラ
ンドアドレスを生成する命令処理装置において、前記１
つまたは複数の第１のレジスタＲ１ｎの全ビットによる
値或いは必要なビット幅を切り出して得られる値から所
望のオペランドアドレスを生成する第１のアドレス生成
手段１と、前記１つまたは複数の第２のレジスタＲ２ｍ
の一部のビットの値に応じてアドレス指定に不足するビ
ットを生成して全アドレス空間中の所定の部分空間に対
するオペランドアドレスを生成する第２のアドレス生成
手段３とを具備し、命令語中の情報により前記第１のア
ドレス生成手段１または第２のアドレス生成手段３の何
れかが指定されることである。
【００１５】本発明の第２の特徴は、メモリ５の全アド
レス空間中の任意のアドレスを指定するのに十分なビッ
ト幅を有する少なくとも１つの第１のレジスタＲ１ｎと
、全アドレス空間中の任意のアドレスを指定するのに不
十分なビット幅を有する少なくとも１つの第２のレジス
タＲ２ｍとを備え、命令語により指定された前記１つま
たは結合された複数の第１のレジスタＲ１ｎ或いは第２
のレジスタＲ２ｍ内に保持される値を基にしてオペラン
ドアドレスを生成する、或いは、命令語により指定され
た前記１つまたは結合された複数の第１のレジスタＲ１
ｎ或いは第２のレジスタＲ２ｍ内に保持される値を基に
してメモリ５をアクセスし、メモリ５から読み出された
値を基にして間接的にオペランドアドレスを生成する命
令処理装置において、前記１つまたは複数の第１のレジ
スタＲ１ｎの全ビットによる値、メモリ５から読み出さ
れた値、或いはこれら２つの値から必要なビット幅を切
り出して得られる値から所望のオペランドアドレスを生
成する第１のアドレス生成手段１と、前記１つまたは複
数の第２のレジスタＲ２ｍ或いはメモリ５から読み出さ
れたデータの一部のビットの値に応じてアドレス指定に
不足するビットを生成して全アドレス空間中の所定の部
分空間に対するオペランドアドレスを生成する第２のア
ドレス生成手段３とを具備し、命令語中の情報により前
記第１のアドレス生成手段１または第２のアドレス生成
手段３の何れかが指定されることである。
レス空間中の任意のアドレスを指定するのに十分なビッ
ト幅を有する少なくとも１つの第１のレジスタＲ１ｎと
、全アドレス空間中の任意のアドレスを指定するのに不
十分なビット幅を有する少なくとも１つの第２のレジス
タＲ２ｍとを備え、命令語により指定された前記１つま
たは結合された複数の第１のレジスタＲ１ｎ或いは第２
のレジスタＲ２ｍ内に保持される値を基にしてオペラン
ドアドレスを生成する、或いは、命令語により指定され
た前記１つまたは結合された複数の第１のレジスタＲ１
ｎ或いは第２のレジスタＲ２ｍ内に保持される値を基に
してメモリ５をアクセスし、メモリ５から読み出された
値を基にして間接的にオペランドアドレスを生成する命
令処理装置において、前記１つまたは複数の第１のレジ
スタＲ１ｎの全ビットによる値、メモリ５から読み出さ
れた値、或いはこれら２つの値から必要なビット幅を切
り出して得られる値から所望のオペランドアドレスを生
成する第１のアドレス生成手段１と、前記１つまたは複
数の第２のレジスタＲ２ｍ或いはメモリ５から読み出さ
れたデータの一部のビットの値に応じてアドレス指定に
不足するビットを生成して全アドレス空間中の所定の部
分空間に対するオペランドアドレスを生成する第２のア
ドレス生成手段３とを具備し、命令語中の情報により前
記第１のアドレス生成手段１または第２のアドレス生成
手段３の何れかが指定されることである。
【００１６】本発明の第３の特徴は、請求項２に記載の
命令処理装置において、前記の命令語により指定された
前記１つまたは結合された複数の第１のレジスタＲ１ｎ
或いは第２のレジスタＲ２ｍ内に保持される値を基にし
てメモリ５をアクセスし、メモリ５から読み出された値
を基にして間接的にオペランドアドレスを生成する機能
を、複数回適用し得ることである。
命令処理装置において、前記の命令語により指定された
前記１つまたは結合された複数の第１のレジスタＲ１ｎ
或いは第２のレジスタＲ２ｍ内に保持される値を基にし
てメモリ５をアクセスし、メモリ５から読み出された値
を基にして間接的にオペランドアドレスを生成する機能
を、複数回適用し得ることである。
【００１７】本発明の第４の特徴は、請求項１、２、ま
たは３に記載の命令処理装置において、前記第２のアド
レス生成手段３が、前記１つまたは複数の第２のレジス
タＲ２ｍ或いはメモリ５から読み出されたデータの最上
位ビットを拡張してアドレス指定に不足するビットを生
成し、全アドレス空間中の所定の部分空間に対するオペ
ランドアドレスを生成することである。
たは３に記載の命令処理装置において、前記第２のアド
レス生成手段３が、前記１つまたは複数の第２のレジス
タＲ２ｍ或いはメモリ５から読み出されたデータの最上
位ビットを拡張してアドレス指定に不足するビットを生
成し、全アドレス空間中の所定の部分空間に対するオペ
ランドアドレスを生成することである。
【００１８】本発明の第５の特徴は、請求項１、２、ま
たは３に記載の命令処理装置において、前記第２のアド
レス生成手段３が、前記１つまたは複数の第２のレジス
タＲ２ｍ或いはメモリ５から読み出されたデータの一部
のｑビットの値で指定される予め用意された変換テーブ
ルの値を基にしてアドレス指定に不足するビットを生成
し、全アドレス空間中の所定の部分空間に対するオペラ
ンドアドレスを生成することである。
たは３に記載の命令処理装置において、前記第２のアド
レス生成手段３が、前記１つまたは複数の第２のレジス
タＲ２ｍ或いはメモリ５から読み出されたデータの一部
のｑビットの値で指定される予め用意された変換テーブ
ルの値を基にしてアドレス指定に不足するビットを生成
し、全アドレス空間中の所定の部分空間に対するオペラ
ンドアドレスを生成することである。
【００１９】
【作用】本発明の命令処理装置では、第１のアドレス生
成手段１により、１つまたは複数の第１のレジスタＲ１
ｎの全ビットによる値、メモリ５から読み出された値、
或いはこれら２つの値から必要なビット幅を切り出して
得られる値から所望のオペランドアドレスが生成される
か、或いは、第２のアドレス生成手段３により、１つま
たは複数の第２のレジスタＲ２ｍ或いはメモリ５から読
み出されたデータの一部のビットの値に応じてアドレス
指定に不足するビットを生成して、メモリ５の全アドレ
ス空間中の所定の部分空間に対するオペランドアドレス
が生成される。また、第１のアドレス生成手段１または
第２のアドレス生成手段３の何れかが指定されるかは、
命令語中の情報により指定される。
成手段１により、１つまたは複数の第１のレジスタＲ１
ｎの全ビットによる値、メモリ５から読み出された値、
或いはこれら２つの値から必要なビット幅を切り出して
得られる値から所望のオペランドアドレスが生成される
か、或いは、第２のアドレス生成手段３により、１つま
たは複数の第２のレジスタＲ２ｍ或いはメモリ５から読
み出されたデータの一部のビットの値に応じてアドレス
指定に不足するビットを生成して、メモリ５の全アドレ
ス空間中の所定の部分空間に対するオペランドアドレス
が生成される。また、第１のアドレス生成手段１または
第２のアドレス生成手段３の何れかが指定されるかは、
命令語中の情報により指定される。
【００２０】特に、本発明の第２の特徴の命令処理装置
は、指定するアドレスがレジスタＲ１ｎまたはＲ２ｍ中
にあるレジスタ間接アドレシングの場合と、メモリ５中
にあるメモリ間接アドレシングの場合との両方をカバー
するものであり、また、本発明の第３の特徴の命令処理
装置は、いわゆる多重間接アドレシングモードと呼ばれ
る機能を実現するもので、レジスタ間接アドレシングや
メモリ間接アドレシングを多重に使用する場合に対して
もカバーするものである。
は、指定するアドレスがレジスタＲ１ｎまたはＲ２ｍ中
にあるレジスタ間接アドレシングの場合と、メモリ５中
にあるメモリ間接アドレシングの場合との両方をカバー
するものであり、また、本発明の第３の特徴の命令処理
装置は、いわゆる多重間接アドレシングモードと呼ばれ
る機能を実現するもので、レジスタ間接アドレシングや
メモリ間接アドレシングを多重に使用する場合に対して
もカバーするものである。
【００２１】尚、第２のアドレス生成手段３が行なう不
足するビットを補う方法には、例えば、１つまたは複数
の第２のレジスタＲ２ｍ或いはメモリ５から読み出され
たデータの最上位ビットを拡張してアドレス指定に不足
するビットを生成し、全アドレス空間中の所定の部分空
間に対するオペランドアドレスを生成する方法や、１つ
または複数の第２のレジスタＲ２ｍ或いはメモリ５から
読み出されたデータの一部のｑビットの値で指定される
予め用意された変換テーブルの値を基にしてアドレス指
定に不足するビットを生成し、全アドレス空間中の所定
の部分空間に対するオペランドアドレスを生成する方法
がある。
足するビットを補う方法には、例えば、１つまたは複数
の第２のレジスタＲ２ｍ或いはメモリ５から読み出され
たデータの最上位ビットを拡張してアドレス指定に不足
するビットを生成し、全アドレス空間中の所定の部分空
間に対するオペランドアドレスを生成する方法や、１つ
または複数の第２のレジスタＲ２ｍ或いはメモリ５から
読み出されたデータの一部のｑビットの値で指定される
予め用意された変換テーブルの値を基にしてアドレス指
定に不足するビットを生成し、全アドレス空間中の所定
の部分空間に対するオペランドアドレスを生成する方法
がある。
【００２２】これにより、アドレス空間を連続的にアク
セスでき、しかも基本となるレジスタの他にページ・レ
ジスタやセグメント・レジスタといった特殊な用途のた
めの専用レジスタや汎用レジスタを必要とせずに実現す
ることができ、結果として、効率良くアドレス空間をア
クセスする命令処理装置を実現できる。
セスでき、しかも基本となるレジスタの他にページ・レ
ジスタやセグメント・レジスタといった特殊な用途のた
めの専用レジスタや汎用レジスタを必要とせずに実現す
ることができ、結果として、効率良くアドレス空間をア
クセスする命令処理装置を実現できる。
【００２３】
【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。
説明する。
【００２４】先ず、本発明の実施例に係る命令処理装置
が実現されるＣＰＵコアの大まかな構成を説明する。図
２（ａ）に示すように、１６ビットのレジスタ１６本か
らなる汎用レジスタファイル１１と演算部１３が内部バ
スＢＵＳに接続されて、２４ビットの実効アドレスによ
りメモリ５の１６メガバイトのアドレス空間をアクセス
するものとする。また、汎用レジスタファイル１１は、
図２（ｂ）に示すような構成で、１６ビットのレジスタ
として使用する場合は、Ｒｗ０〜Ｒｗ１５を指定してア
クセスし、２本連結して３２ビットのレジスタとしてア
クセスする場合は、Ｒｄ０〜Ｒｄ１４の偶数番号のレジ
スタを指定してアクセスするものとする。
が実現されるＣＰＵコアの大まかな構成を説明する。図
２（ａ）に示すように、１６ビットのレジスタ１６本か
らなる汎用レジスタファイル１１と演算部１３が内部バ
スＢＵＳに接続されて、２４ビットの実効アドレスによ
りメモリ５の１６メガバイトのアドレス空間をアクセス
するものとする。また、汎用レジスタファイル１１は、
図２（ｂ）に示すような構成で、１６ビットのレジスタ
として使用する場合は、Ｒｗ０〜Ｒｗ１５を指定してア
クセスし、２本連結して３２ビットのレジスタとしてア
クセスする場合は、Ｒｄ０〜Ｒｄ１４の偶数番号のレジ
スタを指定してアクセスするものとする。
【００２５】次に、本発明の第１の実施例を説明する。
本実施例は、演算部１３内に、１６ビットレジスタＲｗ
０〜Ｒｗ１５の全ビットによる値、メモリ５から読み出
された値、或いは３２ビットレジスタＲｄ０〜Ｒｄ１４
の値またはメモリ５から読み出された値から必要なビッ
ト幅を切り出して得られる値から所望のオペランドアド
レスを生成する第１のアドレス生成手段１と、１６ビッ
トレジスタＲｗ０〜Ｒｗ１５またはメモリ５から読み出
されたデータの一部のビットの値に応じてアドレス指定
に不足するビットを生成して全アドレス空間中の所定の
部分空間に対するオペランドアドレスを生成する第２の
アドレス生成手段３とを具備しており、第２のアドレス
生成手段３が行なう不足するビットを補う方法は、ここ
では、１６ビットレジスタＲｗ０〜Ｒｗ１５またはメモ
リ５から読み出されたデータの最上位ビットを拡張して
アドレス指定に不足するビットを生成し、全アドレス空
間中の所定の部分空間に対するオペランドアドレスを生
成する方法によっている。
０〜Ｒｗ１５の全ビットによる値、メモリ５から読み出
された値、或いは３２ビットレジスタＲｄ０〜Ｒｄ１４
の値またはメモリ５から読み出された値から必要なビッ
ト幅を切り出して得られる値から所望のオペランドアド
レスを生成する第１のアドレス生成手段１と、１６ビッ
トレジスタＲｗ０〜Ｒｗ１５またはメモリ５から読み出
されたデータの一部のビットの値に応じてアドレス指定
に不足するビットを生成して全アドレス空間中の所定の
部分空間に対するオペランドアドレスを生成する第２の
アドレス生成手段３とを具備しており、第２のアドレス
生成手段３が行なう不足するビットを補う方法は、ここ
では、１６ビットレジスタＲｗ０〜Ｒｗ１５またはメモ
リ５から読み出されたデータの最上位ビットを拡張して
アドレス指定に不足するビットを生成し、全アドレス空
間中の所定の部分空間に対するオペランドアドレスを生
成する方法によっている。
【００２６】先ず、本実施例のレジスタ間接アドレシン
グモードの場合について説明する。
グモードの場合について説明する。
【００２７】この場合に、第１のアドレス生成手段１が
行なうアドレシングは、図３（ａ）に示すように、１６
ビットの汎用レジスタ２本を連結した３２ビットのレジ
スタＲｄ０〜Ｒｄ１４の上位８ビットを無視した２４ビ
ットを実効アドレスとしてアクセスするのが一般的であ
る。図示した例は、１６ビットの汎用レジスタＲｗ７及
びＲｗ６を連結した３２ビットのレジスタＲｄ６を指定
して実効アドレスを生成する例である。
行なうアドレシングは、図３（ａ）に示すように、１６
ビットの汎用レジスタ２本を連結した３２ビットのレジ
スタＲｄ０〜Ｒｄ１４の上位８ビットを無視した２４ビ
ットを実効アドレスとしてアクセスするのが一般的であ
る。図示した例は、１６ビットの汎用レジスタＲｗ７及
びＲｗ６を連結した３２ビットのレジスタＲｄ６を指定
して実効アドレスを生成する例である。
【００２８】また、第２のアドレス生成手段３では、図
３（ｂ）及び（ｃ）に示すように、１６ビットレジスタ
Ｒｗ０〜Ｒｗ１５の内１本（図３（ｂ）ではＲｗ２、同
図（ｃ）ではＲｗ５）を指定し、その最上位ビットを２
４ビットまで符号拡張することによって２４ビットの実
効アドレスを生成し、図４に示すようなメモリ５の一部
領域をアクセス可能としている。
３（ｂ）及び（ｃ）に示すように、１６ビットレジスタ
Ｒｗ０〜Ｒｗ１５の内１本（図３（ｂ）ではＲｗ２、同
図（ｃ）ではＲｗ５）を指定し、その最上位ビットを２
４ビットまで符号拡張することによって２４ビットの実
効アドレスを生成し、図４に示すようなメモリ５の一部
領域をアクセス可能としている。
【００２９】このように本実施例では、汎用レジスタを
節約して利用することができる。即ち、アドレスポイン
タとして使用するレジスタの本数が半分になれば、そこ
で節約できたレジスタにオペランドを置くことができ、
その分メモリ５上のオペランドを減少させることができ
、結果として、メモリアクセスの頻度が減少し、高速実
行が可能となり、オブジェクト効率も向上する。
節約して利用することができる。即ち、アドレスポイン
タとして使用するレジスタの本数が半分になれば、そこ
で節約できたレジスタにオペランドを置くことができ、
その分メモリ５上のオペランドを減少させることができ
、結果として、メモリアクセスの頻度が減少し、高速実
行が可能となり、オブジェクト効率も向上する。
【００３０】また、従来の汎用レジスタを２本使用する
モードとも共存し、その使用方法をアドレシングモード
で切り替えられる点も特徴である。使用頻度の高いもの
を図４のメモリ領域で、先頭から３２キロバイト（アド
レス００００００〜００７ＦＦＦ）と最後の３２キロバ
イト（アドレスＦＦ８０００〜ＦＦＦＦＦＦ）において
、使用頻度の低いものはそれ以外の中間の領域に配置す
れば、１６ビットのアドレスポインタと３２ビットのア
ドレスポインタが効率良く共存できると同時に、広いア
ドレス空間と豊富なレジスタ群を実現できる。尚、具体
的な共存の方法は、レジスタ間接アドレシングモードに
、１６ビットの汎用レジスタ１本で使用する場合と２本
で使用する場合の２つのタイプを設けることにより実現
できる。
モードとも共存し、その使用方法をアドレシングモード
で切り替えられる点も特徴である。使用頻度の高いもの
を図４のメモリ領域で、先頭から３２キロバイト（アド
レス００００００〜００７ＦＦＦ）と最後の３２キロバ
イト（アドレスＦＦ８０００〜ＦＦＦＦＦＦ）において
、使用頻度の低いものはそれ以外の中間の領域に配置す
れば、１６ビットのアドレスポインタと３２ビットのア
ドレスポインタが効率良く共存できると同時に、広いア
ドレス空間と豊富なレジスタ群を実現できる。尚、具体
的な共存の方法は、レジスタ間接アドレシングモードに
、１６ビットの汎用レジスタ１本で使用する場合と２本
で使用する場合の２つのタイプを設けることにより実現
できる。
【００３１】即ち、アセンブリ表現において、１６ビッ
トの汎用レジスタ１本で使用する場合を（Ｒｗｎ）と表
記する。ここで、（Ｒ）はレジスタ間接モードを意味し
、ｗは１６ビットレジスタ１本であることを意味し、ｎ
はレジスタの番号を意味し、本実施例の場合はｎ＝０〜
１５となる。また、１６ビットの汎用レジスタ２本で使
用する場合を（Ｒｄ２ｎ）と表記する。ここで、ｄは１
６ビットレジスタ２本であることを意味し、２ｎは偶数
番号のレジスタを意味する。ｎ＝５の場合は、２ｎ＋１
＝１１番（Ｒｗ１１）と２ｎ＝１０番（Ｒｗ１０）のレ
ジスタが連結されて３２ビットのレジスタを指定するこ
ととなり、本実施例の場合はｎ＝０〜７である。
トの汎用レジスタ１本で使用する場合を（Ｒｗｎ）と表
記する。ここで、（Ｒ）はレジスタ間接モードを意味し
、ｗは１６ビットレジスタ１本であることを意味し、ｎ
はレジスタの番号を意味し、本実施例の場合はｎ＝０〜
１５となる。また、１６ビットの汎用レジスタ２本で使
用する場合を（Ｒｄ２ｎ）と表記する。ここで、ｄは１
６ビットレジスタ２本であることを意味し、２ｎは偶数
番号のレジスタを意味する。ｎ＝５の場合は、２ｎ＋１
＝１１番（Ｒｗ１１）と２ｎ＝１０番（Ｒｗ１０）のレ
ジスタが連結されて３２ビットのレジスタを指定するこ
ととなり、本実施例の場合はｎ＝０〜７である。
【００３２】このような使用方法の切り替えは、アドレ
シングモードで指定することにより容易に可能であり、
プログラミング時に簡単に切り替えられるので、１つの
プログラム中に任意に混在させて使用でき、効率がよい
。
シングモードで指定することにより容易に可能であり、
プログラミング時に簡単に切り替えられるので、１つの
プログラム中に任意に混在させて使用でき、効率がよい
。
【００３３】次に、メモリ間接アドレシングモードの場
合について説明する。
合について説明する。
【００３４】この場合もレジスタ間接アドレシングモー
ドの場合と同様に、第２のアドレス生成手段３において
、メモリ５上のデータを１ワード（１６ビット）読み出
して、その最上位ビットを２４ビットまで符号拡張する
ことによって、図４に示すようなメモリ５の一部領域を
アクセスすることが可能であり、メモリ５上のデータを
節約できる。また、１ワード読み出した時点で、アドレ
スポインタが作れるので、高速実行が可能となり、オブ
ジェクト効率が向上する。
ドの場合と同様に、第２のアドレス生成手段３において
、メモリ５上のデータを１ワード（１６ビット）読み出
して、その最上位ビットを２４ビットまで符号拡張する
ことによって、図４に示すようなメモリ５の一部領域を
アクセスすることが可能であり、メモリ５上のデータを
節約できる。また、１ワード読み出した時点で、アドレ
スポインタが作れるので、高速実行が可能となり、オブ
ジェクト効率が向上する。
【００３５】また、第１のアドレス生成手段１における
２ワード（３２ビット）読み出して、その上位８ビット
を無視した２４ビットでアドレスポインタとするモード
とも共存し、その使用方法がアドレシングモードで切り
替えられ、効率がよい点もレジスタ間接アドレシングモ
ードの場合と同じである。
２ワード（３２ビット）読み出して、その上位８ビット
を無視した２４ビットでアドレスポインタとするモード
とも共存し、その使用方法がアドレシングモードで切り
替えられ、効率がよい点もレジスタ間接アドレシングモ
ードの場合と同じである。
【００３６】次に、本発明の第２の実施例を説明する。
【００３７】本実施例は、大まかな構成は第１の実施例
と同様であるが、第２のアドレス生成手段３が行なう不
足するビットを補う方法は、ここでは、１６ビットレジ
スタＲｗ０〜Ｒｗ１５またはメモリ５から読み出された
データの一部である上位３ビットの値で指定される予め
用意された変換テーブル１７の値を基にしてアドレス指
定に不足するビットを生成し、全アドレス空間中の所定
の部分空間に対するオペランドアドレスを生成する方法
によっている。
と同様であるが、第２のアドレス生成手段３が行なう不
足するビットを補う方法は、ここでは、１６ビットレジ
スタＲｗ０〜Ｒｗ１５またはメモリ５から読み出された
データの一部である上位３ビットの値で指定される予め
用意された変換テーブル１７の値を基にしてアドレス指
定に不足するビットを生成し、全アドレス空間中の所定
の部分空間に対するオペランドアドレスを生成する方法
によっている。
【００３８】即ち、図５に示すように、８種類の８ビッ
トアドレス変換テーブル１７を備え、１６ビットの汎用
レジスタ１本（図５ではＲｗ２）の最上位から３ビット
でその変換テーブル１７中の１つを指定し、１６ビット
の汎用レジスタの下位１３ビットに指定した変換テーブ
ル１７のアドレス８ビットを連結し、更にその最上位ビ
ットを３ビット符号拡張するようにしている。ここで、
８種類の変換テーブル１７の内、”０００”と”００１
”で指定するテーブルと、”１１０”と”１１１”で指
定するテーブルは、図５に示すような８ビットアドレス
に固定し、残り４つのテーブルで任意の８ビットアドレ
スを指定できるものとする。これによって、図６に示す
ような１６メガバイトのアドレス空間の内、先頭から１
６キロバイト（アドレス００００００〜００３ＦＦＦ）
と最後の１６キロバイト（アドレスＦＦＣ０００〜ＦＦ
ＦＦＦＦ）は必ず指定され、その内側の可変領域内に８
キロバイト単位で、任意に４つの領域を指定することが
できる。
トアドレス変換テーブル１７を備え、１６ビットの汎用
レジスタ１本（図５ではＲｗ２）の最上位から３ビット
でその変換テーブル１７中の１つを指定し、１６ビット
の汎用レジスタの下位１３ビットに指定した変換テーブ
ル１７のアドレス８ビットを連結し、更にその最上位ビ
ットを３ビット符号拡張するようにしている。ここで、
８種類の変換テーブル１７の内、”０００”と”００１
”で指定するテーブルと、”１１０”と”１１１”で指
定するテーブルは、図５に示すような８ビットアドレス
に固定し、残り４つのテーブルで任意の８ビットアドレ
スを指定できるものとする。これによって、図６に示す
ような１６メガバイトのアドレス空間の内、先頭から１
６キロバイト（アドレス００００００〜００３ＦＦＦ）
と最後の１６キロバイト（アドレスＦＦＣ０００〜ＦＦ
ＦＦＦＦ）は必ず指定され、その内側の可変領域内に８
キロバイト単位で、任意に４つの領域を指定することが
できる。
【００３９】こうすることによって、固定領域にはプロ
グラム中の各ルーチンが共通にアクセスするような共通
データを保持し、可変領域にはあるルーチン固有のデー
タを保持するといった使用方法が可能になる。また、そ
れ以外の領域（アドレス１０００００〜ＥＦＦＦＦＦ）
は、１６ビットの汎用レジスタを２本使用してアクセス
する方法とも共存し、その使用方法がアドレシングモー
ドによって切り替えられることはいうまでもない。
グラム中の各ルーチンが共通にアクセスするような共通
データを保持し、可変領域にはあるルーチン固有のデー
タを保持するといった使用方法が可能になる。また、そ
れ以外の領域（アドレス１０００００〜ＥＦＦＦＦＦ）
は、１６ビットの汎用レジスタを２本使用してアクセス
する方法とも共存し、その使用方法がアドレシングモー
ドによって切り替えられることはいうまでもない。
【００４０】また、メモリ間接アドレシングモードの場
合も、上記レジスタ間接アドレシングモードの場合と同
様である。
合も、上記レジスタ間接アドレシングモードの場合と同
様である。
【００４１】
【発明の効果】以上のように本発明によれば、従来１つ
のアドレスポインタを作るのに１６ビットの汎用レジス
タを必ず２本使用していたのに対し、１本の汎用レジス
タでも可能になり、その分余裕のできた汎用レジスタを
他の目的に使用できるため、限られた汎用レジスタを有
効活用することができ、汎用レジスタにオペランドを置
くことが可能となり、メモリ上にあったオペランドがそ
の分減少し、結果として、メモリアクセスの頻度が減少
し、高速実行が可能となり、オブジェクト効率の高い命
令処理装置を提供することができる。
のアドレスポインタを作るのに１６ビットの汎用レジス
タを必ず２本使用していたのに対し、１本の汎用レジス
タでも可能になり、その分余裕のできた汎用レジスタを
他の目的に使用できるため、限られた汎用レジスタを有
効活用することができ、汎用レジスタにオペランドを置
くことが可能となり、メモリ上にあったオペランドがそ
の分減少し、結果として、メモリアクセスの頻度が減少
し、高速実行が可能となり、オブジェクト効率の高い命
令処理装置を提供することができる。
【００４２】また、第１のアドレス生成手段或いは第２
のアドレス生成手段の何れを指定するかの切り替えをア
ドレシングモードで容易に可能としたので、１つのプロ
グラム中で任意に混在させて使用でき、プログラミング
効率の高い命令処理装置を提供することができる。
のアドレス生成手段の何れを指定するかの切り替えをア
ドレシングモードで容易に可能としたので、１つのプロ
グラム中で任意に混在させて使用でき、プログラミング
効率の高い命令処理装置を提供することができる。
【図１】本発明の発明原理図である。
【図２】図２（ａ）は本発明の命令処理装置が実現され
るＣＰＵの構成図、図２（ｂ）は汎用レジスタの構成図
である。
るＣＰＵの構成図、図２（ｂ）は汎用レジスタの構成図
である。
【図３】図３（ａ）、（ｂ）、及び（ｃ）は本発明の第
１の実施例に係る命令処理装置の実効アドレス生成例で
ある。
１の実施例に係る命令処理装置の実効アドレス生成例で
ある。
【図４】本発明の第１の実施例に係る命令処理装置のア
ドレス空間上のメモリ配置図である。
ドレス空間上のメモリ配置図である。
【図５】本発明の第２の実施例に係る命令処理装置の実
効アドレス生成例である。
効アドレス生成例である。
【図６】本発明の第２の実施例に係る命令処理装置のア
ドレス空間上のメモリ配置図である。
ドレス空間上のメモリ配置図である。
【図７】第１の従来例（Ｈ８／５００）のコントロール
レジスタ（図７（ａ））及び汎用レジスタ（図７（ｂ）
）の構成図である。
レジスタ（図７（ａ））及び汎用レジスタ（図７（ｂ）
）の構成図である。
【図８】第１の従来例（Ｈ８／５００）の２４ビット実
効アドレス生成方法を説明する図である。
効アドレス生成方法を説明する図である。
【図９】第２の従来例（８０８６）のセグメントレジス
タ（図９（ａ））及び汎用レジスタポインタ／インデク
ス・レジスタ、ステータス／制御レジスタ（図９（ｂ）
）の構成図である。
タ（図９（ａ））及び汎用レジスタポインタ／インデク
ス・レジスタ、ステータス／制御レジスタ（図９（ｂ）
）の構成図である。
【図１０】第２の従来例（８０８６）の２４ビット実効
アドレス生成方法を説明する図である。
アドレス生成方法を説明する図である。
【図１１】第３の従来例（Ｚ８００１）の汎用レジスタ
（図１１（ａ））及び専用レジスタ（図１１（ｂ））の
構成図である。
（図１１（ａ））及び専用レジスタ（図１１（ｂ））の
構成図である。
【図１２】第３の従来例（Ｚ８００１）の２４ビット実
効アドレス生成方法を説明する図である。
効アドレス生成方法を説明する図である。
１ 第１のアドレス生成手段
３ 第２のアドレス生成手段
５ メモリ
Ｒ１ｎ 第１のレジスタ
Ｒ２ｍ 第２のレジスタ
１１ 汎用レジスタファイル
１３ 演算部
１７ 変換テーブル
Claims (5)
- 【請求項１】 メモリの全アドレス空間中の任意のア
ドレスを指定するのに十分なビット幅を有する少なくと
も１つの第１のレジスタと、全アドレス空間中の任意の
アドレスを指定するのに不十分なビット幅を有する少な
くとも１つの第２のレジスタとを備え、命令語により指
定された前記１つまたは結合された複数の第１のレジス
タ或いは第２のレジスタ内に保持される値を基にしてオ
ペランドアドレスを生成する命令処理装置において、前
記１つまたは複数の第１のレジスタの全ビットによる値
或いは必要なビット幅を切り出して得られる値から所望
のオペランドアドレスを生成する第１のアドレス生成手
段と、前記１つまたは複数の第２のレジスタの一部のビ
ットの値に応じてアドレス指定に不足するビットを生成
して全アドレス空間中の所定の部分空間に対するオペラ
ンドアドレスを生成する第２のアドレス生成手段とを有
し、命令語中の情報により前記第１のアドレス生成手段
または第２のアドレス生成手段の何れかが指定されるこ
とを特徴とする命令処理装置。 - 【請求項２】 メモリの全アドレス空間中の任意のア
ドレスを指定するのに十分なビット幅を有する少なくと
も１つの第１のレジスタと、全アドレス空間中の任意の
アドレスを指定するのに不十分なビット幅を有する少な
くとも１つの第２のレジスタとを備え、命令語により指
定された前記１つまたは結合された複数の第１のレジス
タ或いは第２のレジスタ内に保持される値を基にしてオ
ペランドアドレスを生成する、或いは、命令語により指
定された前記１つまたは結合された複数の第１のレジス
タ或いは第２のレジスタ内に保持される値を基にしてメ
モリをアクセスし、メモリから読み出された値を基にし
て間接的にオペランドアドレスを生成する命令処理装置
において、前記１つまたは複数の第１のレジスタの全ビ
ットによる値、メモリから読み出された値、或いはこれ
ら２つの値から必要なビット幅を切り出して得られる値
から所望のオペランドアドレスを生成する第１のアドレ
ス生成手段と、前記１つまたは複数の第２のレジスタ或
いはメモリから読み出されたデータの一部のビットの値
に応じてアドレス指定に不足するビットを生成して全ア
ドレス空間中の所定の部分空間に対するオペランドアド
レスを生成する第２のアドレス生成手段とを有し、命令
語中の情報により前記第１のアドレス生成手段または第
２のアドレス生成手段の何れかが指定されることを特徴
とする命令処理装置。 - 【請求項３】 前記の命令語により指定された前記１
つまたは結合された複数の第１のレジスタ或いは第２の
レジスタ内に保持される値を基にしてメモリをアクセス
し、メモリから読み出された値を基にして間接的にオペ
ランドアドレスを生成する機能は、複数回適用し得るこ
とを特徴とする命令処理装置。 - 【請求項４】 前記第２のアドレス生成手段は、前記
１つまたは複数の第２のレジスタ或いはメモリから読み
出されたデータの最上位ビットを拡張してアドレス指定
に不足するビットを生成し、全アドレス空間中の所定の
部分空間に対するオペランドアドレスを生成することを
特徴とする請求項１、２、及び３に記載の命令処理装置
。 - 【請求項５】 前記第２のアドレス生成手段は、前記
１つまたは複数の第２のレジスタ或いはメモリから読み
出されたデータの一部のｑビットの値で指定される予め
用意された変換テーブルの値を基にしてアドレス指定に
不足するビットを生成し、全アドレス空間中の所定の部
分空間に対するオペランドアドレスを生成することを特
徴とする請求項１、２、及び３に記載の命令処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09584391A JP3181307B2 (ja) | 1991-04-25 | 1991-04-25 | 命令処理装置 |
| KR1019920006348A KR960008318B1 (ko) | 1991-04-25 | 1992-04-16 | 명령처리장치 |
| DE69229424T DE69229424T2 (de) | 1991-04-25 | 1992-04-23 | Adressengeneration in einer Datenverarbeitungseinheit |
| EP92106940A EP0510635B1 (en) | 1991-04-25 | 1992-04-23 | Address generation in a data processing unit |
| US08/696,103 US5835973A (en) | 1991-04-25 | 1996-08-14 | Instruction processing unit capable of efficiently accessing the entire address space of an external memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09584391A JP3181307B2 (ja) | 1991-04-25 | 1991-04-25 | 命令処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04363735A true JPH04363735A (ja) | 1992-12-16 |
| JP3181307B2 JP3181307B2 (ja) | 2001-07-03 |
Family
ID=14148658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09584391A Expired - Fee Related JP3181307B2 (ja) | 1991-04-25 | 1991-04-25 | 命令処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5835973A (ja) |
| EP (1) | EP0510635B1 (ja) |
| JP (1) | JP3181307B2 (ja) |
| KR (1) | KR960008318B1 (ja) |
| DE (1) | DE69229424T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223897A (ja) * | 1997-03-27 | 2009-10-01 | Atmel Corp | Ｒｉｓｃアーキテクチャを有する８ビットマイクロコントローラ |
Families Citing this family (11)
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|---|---|---|---|---|
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| US5566308A (en) * | 1994-05-25 | 1996-10-15 | National Semiconductor Corporation | Processor core which provides a linear extension of an addressable memory space |
| US5915266A (en) * | 1994-05-25 | 1999-06-22 | National Semiconductor Corporation | Processor core which provides a linear extension of an addressable memory space |
| US5819056A (en) * | 1995-10-06 | 1998-10-06 | Advanced Micro Devices, Inc. | Instruction buffer organization method and system |
| US5940877A (en) * | 1997-06-12 | 1999-08-17 | International Business Machines Corporation | Cache address generation with and without carry-in |
| US6098160A (en) * | 1997-10-28 | 2000-08-01 | Microchip Technology Incorporated | Data pointer for outputting indirect addressing mode addresses within a single cycle and method therefor |
| US7254696B2 (en) * | 2002-12-12 | 2007-08-07 | Alacritech, Inc. | Functional-level instruction-set computer architecture for processing application-layer content-service requests such as file-access requests |
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| CN100351813C (zh) * | 2005-09-07 | 2007-11-28 | 大唐微电子技术有限公司 | 数字信号处理系统中访问存储单元的方法及其处理系统 |
| KR102552666B1 (ko) * | 2018-11-12 | 2023-07-10 | 삼성전자주식회사 | 전자 장치 및 그것의 동작 방법 |
| US20260086718A1 (en) * | 2024-09-25 | 2026-03-26 | Ati Technologies Ulc | Systems and methods for providing extended memory access in a parallel processor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4206503A (en) * | 1978-01-10 | 1980-06-03 | Honeywell Information Systems Inc. | Multiple length address formation in a microprogrammed data processing system |
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| JPS6017130B2 (ja) * | 1980-06-06 | 1985-05-01 | 日本電気株式会社 | アドレス制御装置 |
| IT1183808B (it) * | 1985-04-30 | 1987-10-22 | Olivetti & Co Spa | Circuito elettronico per collegare un microprocessore ad una memoria ad elevata capacita |
| US4868740A (en) * | 1986-06-04 | 1989-09-19 | Hitachi, Ltd. | System for processing data with multiple virtual address and data word lengths |
| JPH0192851A (ja) * | 1987-10-02 | 1989-04-12 | Hitachi Ltd | アドレス空間切替装置 |
-
1991
- 1991-04-25 JP JP09584391A patent/JP3181307B2/ja not_active Expired - Fee Related
-
1992
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1996
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009223897A (ja) * | 1997-03-27 | 2009-10-01 | Atmel Corp | Ｒｉｓｃアーキテクチャを有する８ビットマイクロコントローラ |
Also Published As
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