JPH04369035A - プログラマブルｒｏｍ模倣回路、及びエミュレータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システムに組み込まれ
た状態で記憶内容の変更が可能なプログラマブルＲＯＭ
（以下ＰＲＯＭと略す）の動作を、ランダム・アクセス
・メモリ（以下ＲＡＭと略す）を含む回路によって模倣
するための技術に関し、例えばターゲットプログラムの
デバッグを可能とするエミュレータに適用して有効な技
術に関する。

【０００２】

【従来の技術】マイクロプロセッサ応用機器の開発にお
いてエミュレータを使用することがある。このエミュレ
ータは、ターゲットシステムにおけるＰＲＯＭ、若しく
はそれと同機能を有するメモリを備え、そのプログラム
内容を適宜に書き換えることによりソフトウェアデバッ
グを可能とする。

【０００３】ところで、システムに組み込んだ状態でプ
ログラムの変更が可能とされるＰＲＯＭには、一般に書
込み回数に制限がある。そのためＰＲＯＭを使用する従
来システムにおいては、エミュレーションなどでＰＲＯ
Ｍの書き込み制限回数を越えた場合に当該ＰＲＯＭ又は
それを含む回路の交換が必要とされた。尚、そのような
ソフトウェアデバッグについて記載された文献の例とし
ては、平成２年７月に株式会社日立製作所から発行され
た「日立マイクロコンピュータサポートハードウェア　
　Ｈ８／３１０　　ＡＳＥ　　ｍｏｄｅｌ−Ｉ　　ユー
ザーズマニュアル」７５頁がある。また、上記のような
書込み回数の制限を排除するため、ＰＲＯＭの動作を、
ＲＡＭを利用して形成する技術がある。

【０００４】

【発明が解決しようとする課題】システムに組み込んだ
状態でプログラムの変更が可能とされるページアクセス
方式のＰＲＯＭ例えばＥＥＰＲＯＭ（エレクトリカリ・
イレーザブル・アンド・プログラマブル・リード・オン
リ・メモリ）の動作を、ＲＡＭを含む模倣回路により模
倣する場合には、書込み回数に制限はないが、ＰＲＯＭ
特有の重ね書き動作を模倣するために、図４に示される
ようにＲＡＭの記憶内容と入力データとを使用したデー
タ加工処理（ステップ６３）と、加工されたデータをＲ
ＡＭに書き込むためのメモリライト（ステップ６５）と
が不可欠とされ、その場合の制御が複雑なものとされる
のが、本発明者によって見いだされた。すなわち、上記
の場合の制御は、具体的には入力データをページメモリ
にそのまま一時保存し、次にページメモリのデータを一
括してデータ加工処理した後でＲＡＭを書き換えるよう
にしており、プログラマブルＲＯＭの外部からの処理又
は内部動作で行っていたプログラムの消去又は初期化が
不要とされるが、ＲＡＭの記憶内容とページメモリのデ
ータから、ＲＡＭに書き込むデータを生成する必要があ
り、そのためにメモリ模倣制御のステップ数（状態数）
が多くなってしまう。

【０００５】本発明の目的は、メモリ模倣制御のステッ
プ数の削減を図ったＰＲＯＭ模倣回路、及びそのような
ＰＲＯＭ模倣回路を含むエミュレータを提供することに
ある。

【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、ＲＡＭを利用したＰＲＯＭ模倣
回路においてページメモリへのデータ書き込みサイクル
時に、ＲＡＭの記憶内容を読出すとともに、その読出し
データと、書き込み用データとから上記ページメモリへ
の重ね書き用データを生成することにより、ＰＲＯＭの
重ね書き動作の模倣を可能とする制御手段を含んでＰＲ
ＯＭ模倣回路を構成するものである。また、そのような
ＰＲＯＭ模倣回路を含んでエミュレータを構成するもの
である。このとき、上記ページメモリにはＲＡＭを適用
することができる。

【０００９】

【作用】上記した手段によれば、上記制御手段は、ペー
ジメモリへのデータ書き込みサイクル時に、上記ＲＡＭ
の記憶内容を読出すとともに、その読出しデータと、書
き込み用データとから上記ページメモリへの重ね書き用
データを生成し、そのことが、メモリ模倣制御のステッ
プ数の削減を達成する。

【００１０】

【実施例】図２には本発明の一実施例であるエミュレー
タが示される。

【００１１】図２に示されるエミュレータは、そのエミ
ュレータ本体７から延長されたインタフェースケーブル
４の先端のプラグ５が、図示されないターゲットシステ
ムに設けられたターゲットマイクロプロセッサ用ソケッ
トに結合されることにより、ターゲットマイクロプロセ
ッサの機能を代行するようなエミュレーション機能を備
える。

【００１２】エミュレータ本体７は、ターゲットシステ
ムに含まれるターゲットマイクロプロセッサの機能を代
行するエミュレーションマイクロプロセッサ２０が設け
られ、このエミュレーションマイクロプロセッサ２０が
インタフェース１４を介して上記インタフェースケーブ
ル４に結合される。また、ターゲットシステムとエミュ
レーションマイクロプロセッサ２０とがやりとりする情
報やエミュレーションマイクロプロセッサ２０の内部状
態に応ずる情報がエミュレーションバス１６に与えられ
、またこのエミュレーションバス１６を介してエミュレ
ーションのための各種制御信号や情報がエミュレーショ
ンマイクロプロセッサ２０に与えられるようになってい
る。

【００１３】上記エミュレーションマイクロプロセッサ
２０は、システムに組み込んだ状態でプログラムの変更
が可能とされるページアクセス方式のＰＲＯＭ２１Ａと
、それの制御を行うＰＲＯＭ制御部２１Ｂとを含むＰＲ
ＯＭモジュール２１や、ＣＰＵ（中央処理装置）２３を
備える。ＰＲＯＭモジュール２１には、特に制限されな
いが、ＥＥＰＲＯＭ（エレクトリカリ・イレーザブル・
アンド・リード・オンリ・メモリ）又はＥＰＲＯＭ（イ
レーザブル・アンド・リード・オンリ・メモリ）などが
適用される。

【００１４】さらに、本実施例では、上記ＰＲＯＭ２１
Ａの書き換え回数制限に起因する不都合を排除するため
、ＲＡＭ２４と模倣制御部２５とを含んで成るＰＲＯＭ
模倣回路２６が設けられ、それによって、上記ＰＲＯＭ
２１Ａの動作を模倣するようにしている。模倣制御部２
５は、後に詳述するように、ページメモリ３２へのデー
タ書き込みサイクル時に、上記ＲＡＭ２４の記憶内容を
読出すとともに、その読出しデータと、入力データとか
ら上記ページメモリ３２への書き込みデータを生成する
ことにより、上記ＰＲＯＭの重ね書き動作の模倣制御を
可能とする。この模倣制御部２５は、エミュレーション
バス１６に結合されることにより、エミュレータ本体７
内の主要各部との間でアドレス、データのやりとりが可
能とされ、上記エミュレーションマイクロプロセッサ２
０のＰＲＯＭ制御部２１Ｂに結合されることにより、当
該ＰＲＯＭ制御部２１Ｂとの間でコントロール信号のや
りとりが可能とされる。

【００１５】上記エミュレーションバス１６には、エミ
ュレーションマイクロプロセッサ２０がターゲットマイ
クロプロセッサの機能を代行する際に当該プロセッサ２
０の所定の状態切換えを行うエミュレーション制御部８
、エミュレーションマイクロプロセッサ２０の制御状態
やエミュレーションバス１６の状態を監視してその状態
が予め設定された状態に達したときエミュレーション動
作を停止するためのブレーク制御部９、エミュレーショ
ンバス１６に与えられるデータやアドレスさらには制御
情報を逐次トレースして蓄えるトレースメモリ１０、タ
ーゲットシステムに含まれるべきデータメモリやプログ
ラムメモリを代行するためのエミュレーションメモリ１
１が夫々結合される。上記エミュレーション制御部８、
ブレーク制御部９、トレースメモリ１０、およびエミュ
レーションメモリ１１は、システムバス１７を通じてコ
ントロールマイクロプロセッサ１２の制御を受けるよう
になっている。上記システムバス１７にはシリアルイン
タフェース１３が結合され、このシリアルインタフェー
ス１３を介してコントロールマイクロプロセッサ１２と
システム開発装置１との間でデータのやりとりが可能と
される。

【００１６】図１には上記ＰＲＯＭ模倣回路２６の構成
例が示される。

【００１７】図１においてアドレス生成部２８は、エミ
ュレーションバス１６を介して伝達されるアドレス信号
４７に基づいて模倣制御部２５の内部構成ブロックのた
めのアドレス信号を生成する。このアドレス生成部２８
によって生成されたアドレス信号は内部アドレスバス４
８を介してＲＡＭ２４、ページメモリ３２、動作制御部
３０に伝達可能とされる。データ制御部３３は、エミュ
レーションバス１６に結合されるとともに、ＲＡＭデー
タバス４０を介してＲＡＭ２４、ページメモリ３２に結
合され、さらにページメモリデータバス４１を介してペ
ージメモリ３２に結合される。それにより内外部間のデ
ータ転送が可能とされる。上記ＲＡＭ２４は、特に制限
されないが、スタティック型のメモリセルを含むスタテ
ィックＲＡＭとされる。また、上記ページメモリ３２は
、特に制限されないが、スタティックＲＡＭにより容易
に形成される。２９は内部クロックを生成する内部クロ
ック生成部２９であり、この内部クロック生成部２９に
よって生成された内部クロックは動作制御部３０に供給
される。またこの動作制御部３０は、上記エミュレーシ
ョンマイクロプロセッサ２０内のＰＲＯＭ制御部２１Ｂ
に結合され、それとの間でＰＲＯＭ制御のためのコント
ロール信号４３のやりとりが可能とされる。ここで、こ
の制御信号４３には、特に制限されないが、ＰＲＯＭの
イネーブル信号、書込み要求信号、読出し要求信号、書
込みモード信号などが含まれる。書込みモード信号によ
り、「書き換え」と「重ね書き」との切り換えが可能と
される。動作制御部３０によって生成された動作制御信
号は、上記ＲＡＭ２４、ページメモリ３２、及びデータ
制御部３３に伝達され、そのような制御信号伝達により
各部の動作制御が可能とされる。

【００１８】エミュレーション時に、ＰＲＯＭモジュー
ル２１がリードされる場合、アドレス生成部２８は、ア
ドレス信号４７のスルー状態とされ、この状態でアドレ
ス信号４７はＲＡＭ２４に供給可能とされる。またこの
とき、コントロール信号４３の読出し要求信号がアサー
トされた場合にはＲＡＭ２４からデータが読出され、デ
ータ制御部３３及びデータバス３９を介してエミュレー
ションバス１６に出力可能とされる。

【００１９】エミュレーション時にＰＲＯＭ２１Ａにラ
イトする場合には、アドレス信号４７がアドレス生成部
２８を介してページメモリ３２に供給される。ここで、
ライトには、「書き換え」と「重ね書き」との２種類が
ある。書き換えの場合には、外部からのコントロール信
号４３に従い、外部からの書込みデータがエミュレーシ
ョンバス１６からデータバス３９及びデータ制御部３３
を介してページメモリ３２に伝達され一旦保存される。 しかる後にＲＡＭ２４に伝達され、記憶内容が更新され
る。また、重ね書きの場合には、外部からのコントロー
ル信号４３の書込み要求に従い、先ずＲＡＭ２４の記憶
内容が読出され、この読出しデータと、エミュレーショ
ンバス１６からデータバス３９を介してデータ制御部３
３に伝達された外部からの書込みデータとに基づいて重
ね書きデータが生成される。この重ね書きデータはペー
ジメモリ３２に一旦書き込まれ、しかる後にＲＡＭ２４
に伝達され、記憶内容が更新される。この重ね書きデー
タのＲＡＭ２４への書込みは、動作制御部３０からの内
部コントロール信号４４に従って行われる。

【００２０】図３にはＰＲＯＭ２１Ａの内部動作の状態
遷移が示される。

【００２１】すなわち、書込みデータのページメモリ３
２への一時保存が、換言するとページ書込み（ステップ
５０）が実行され、それが終了されたか否か（ｅｎｄ？
）の判別が行われる（ステップ５１）。この判別におい
て終了されていないと判断された場合にはページ書込み
が続行され、終了された場合には重ね書き／書き換えの
判別が行われ（ステップ５２）、その判別において書き
換えと判断された場合にはＰＲＯＭ２１Ａのイレース処
理が行われる（ステップ５３）。そしてＰＲＯＭ２１Ａ
の書き換えに係る部分の全ての記憶内容が消去されたか
否かの判別が行われ（ステップ５４）、その判別におい
て、まだ上記記憶内容が消去されていないと判断された
場合には上記イレース処理が続行され、上記記憶内容が
消去されたと判断された場合には、書き換えに係る新た
なデータのライト処理が行われる（ステップ５５）。 この処理は次の判別（ステップ５６）において、書き換
えに係る全てのデータの書き換えが終了されたと判断さ
れるまで続行される。尚、上記ステップ５２の判別にお
いて、重ね書きが選択された場合には、上記イレース処
理が行われることなく上記ライト処理に移行される。こ
のようなＰＲＯＭの動作は、ＰＲＯＭ模倣部２６によっ
て模倣される。

【００２２】次に、本実施例における模倣動作を従来方
式との関係で説明する。

【００２３】図４には従来方式における模倣動作例の状
態遷移が示される。

【００２４】すなわち、ページ書込み（ステップ６０）
が実行され、それが終了されたか否か（ｅｎｄ？）の判
別が行われる（ステップ６１）。この判別において終了
されていないと判断された場合にはページ書込みが続行
され、終了された場合には重ね書き／書き換えの判別が
行われる（ステップ６２）。その判別において「重ね書
き」と判断された場合には、ＰＲＯＭ特有の書き換え動
作を模倣するため、ＲＡＭ２４の直前の記憶データが読
出され、それと重ね書きのために入力されたデータとの
論理演算によるデータ加工処理が行われる（ステップ６
３）。そして重ね書きに係る全てのデータ加工処理が終
了されたか否かの判別が行われ（ステップ６４）、その
判別において、まだ全てのデータ加工処理が終了されて
いないと判断された場合には上記データ加工処理が続行
され、全てのデータ加工処理が終了されたと判断された
場合には、上記ステップによる加工データのライト処理
が行われる（ステップ６５）。この処理は次の判別（ス
テップ６６）において、加工データの全ての重ね書きが
終了されたと判断されるまで続行される。尚、書き換え
の場合には、データ加工は不要とされる。このように従
来方式によれば、重ね書き模倣動作においてステップ６
３のデータ加工と、ステップ６５のメモリライトとの２
ステップが不可欠とされる。それに対して本実施例では
、図５に示されるように重ね書きのとき、ページ書き込
み中にデータ加工が行われ（ステップ７０，７１）、ペ
ージ書き込み完了後にメモリライトが行われることによ
り（ステップ７２，７３）、ステップ数の減少が図られ
る。そのような動作を図６に基づいてさらに詳述する。

【００２５】図６には本実施例における主要部の動作タ
イミングが示される。

【００２６】ＰＲＯＭ２１Ａの読出し要求信号ＲＲＥＱ
＊がローレベルにアサートされることにより当該ＰＲＯ
Ｍ２１Ａの記憶内容がリードされるときは（期間Ａ）、
動作制御部３０により、ＲＡＭ２４が書き込み可能状態
とされ、ストローブ信号ＤＳ２がアサートされ、それに
よりＲＡＭ２４から所定のデータの読出しが可能とされ
る。このときＲＡＭ２４から読出されたデータはデータ
制御部３３によりバス３９に出力可能とされる。また、
ＰＲＯＭ２１Ａの書き込み要求信号ＷＲＥＱ＊がロウレ
ベルにアサートされることにより当該ＰＲＯＭ２１Ａデ
ータの書き込みが行われる場合には（期間Ｂ）、動作制
御部３０によりＰＲＯＭ２１Ａが書き込み可能状態とさ
れ、データストローブ信号ＤＳ１がアサートされること
により外部からの書き込みデータがデータ制御部３３を
介してページメモリ３２に書き込まれる。重ね書き模倣
は、以下のように行われる。

【００２７】重ね書き模倣の場合には、ページメモリ３
２のライトサイクルにおいて上記ＲＡＭの記憶内容が読
出されるとともに、その読出し値と、外部からの書き込
みデータとからデータ制御部３３により上記ページメモ
リ３２への重ね書き用のデータが生成される。すなわち
、ＲＡＭ２４から一つのデータが読出される毎に重ね書
き用データが生成され、それが、ページメモリ３２へ書
き込まれる。本実施例におけるＰＲＯＭ２１Ａは、特に
制限されないが、消去時に「１」であり、重ね書きの場
合には、先のデータと書き込み用データが共に「１」場
合にのみ「１」とされる、所謂「０」書き込み形のＰＲ
ＯＭとされる。例えば４ビットのデータ重ね書きの場合
、読出しデータを「１０１０」とし、書き込み用データ
を「００１１」とすると、重ね書きの結果ＲＡＭ２４に
書き込まれるべきデータは「００１０」とされる。従っ
て、データ制御部３３においては上記のような論理演算
が行われ、その演算結果が上記ページメモリ３２へ書き
込まれるべきデータとされる。

【００２８】動作制御部３０は、外部からのコントロー
ル信号４３と内部クロック生成部２９からのクロック信
号とにもとづいてページ書き込みが終了されたか否かの
判別が行われる。そのような判別は、図６の期間Ｃにお
いて行われる。そしてそのような判別において、ページ
書き込みが終了されたと判断された場合には、期間Ｄに
おいて、ページメモリ３２の記憶データのＲＡＭ２４へ
の書き込みが、換言するとメモリライトが行われる。そ
のようなメモリライトは、動作制御部３０により、ＲＡ
Ｍ２４に対するリードライト信号Ｒ／Ｗ２がローレベル
とされ、ページメモリ３２に対するリードライト信号Ｒ
／Ｗ１がハイレベルとされることによって可能とされる
。尚、ページ書き込みが終了さていないと判断された場
合には、ページ書込みが終了するまでページ書込みが継
続される。

【００２９】上記実施例によれば以下の作用効果が得ら
れる。

【００３０】（１）動作制御部３０，データ制御部３３
の制御により、ページメモリ３２へのデータ書き込みサ
イクル時に、ＲＡＭ２４の記憶内容が読出されるととも
に、その読出し値と書き込み用データとからページメモ
リ３２への重ね書き用データが生成されることにより、
換言すればページメモリ３２へのデータ書込み中にデー
タ加工が行われることにより、メモリ模倣制御のステッ
プ数が削減される。

【００３１】（２）上記（１）の作用効果により、模倣
回路２５の構成、特に制御系の簡略化が図られる。

【００３２】（３）上記（１），（２）の作用効果によ
り、そのような模倣回路を含むエミュレータの構成の簡
略化が可能とされる。

【００３３】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００３４】例えば、上記実施例ではＲＡＭ２４，ペー
ジメモリ３２にスタティックＲＡＭを適用したものにつ
いて説明したが、ダイナミックＲＡＭを適用することも
できる。

【００３５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＲＯ
Ｍを含むシステムをターゲットとするエミュレータに適
用した場合について説明したが、本発明はそれに限定さ
れるものではなく、システムに組み込んだ状態で記憶内
容の変更が可能とされるＰＲＯＭのエミュレーション機
能を有する各種デバッグ装置に適用することができる。

【００３６】本発明は、少なくとも模倣用のＲＡＭを含
む条件のものに適用できる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、ページメモリへのデータ書き込
みサイクル時に上記ＲＡＭの記憶内容を読出すとともに
、その読出し値と、書き込み用データとから上記ページ
メモリへの重ね書き用データが生成されることにより、
エミュレーション制御のステップ数の削減が達成される
。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るＰＲＯＭ模倣回
路の構成ブロック図である。

【図２】図２は上記ＰＲＯＭ模倣回路が含まれるエミュ
レータの構成ブロック図である。

【図３】図３はＰＲＯＭ動作の状態遷移の説明図である
。

【図４】図４は従来のＰＲＯＭ模倣動作の状態遷移の説
明図である。

【図５】図５は本実施例におけるＰＲＯＭ模倣動作の状
態遷移の説明図である。

【図６】図６は本実施例における主要部の動作タイミン
グ図である。

【符号の説明】

１　　システム開発装置 ４　　インタフェースケーブル ５　　プラグ ７　　エミュレータ本体 ８　　エミュレーション制御部 ９　　ブレーク制御部 １０　　トレースメモリ １１　　エミュレーションメモリ １２　　コントロールマイクロプロセッサ１３　　シリ
アルインタフェース １４　　インタフェース １６　　エミュレーションバス １７　　システムバス ２０　　エミュレーションマイクロプロセッサ２１　　
ＰＲＯＭモジュール ２１Ａ　　ＰＲＯＭ ２１Ｂ　　ＰＲＯＭ制御部 ２３　　ＣＰＵ ２４　　ＲＡＭ ２５　　模倣制御部 ２６　　ＰＲＯＭ模倣回路 ２８　　アドレス生成部 ２９　　内部クロック生成部 ３０　　動作制御部 ３２　　ページメモリ ３３　　データ制御部 ３９　　データバス ４０　　ＲＡＭデータバス ４１　　ページメモリデータバス ４３　　コントロール信号 ４４　　内部制御信号 ４７　　アドレス信号 ４８　　内部アドレスバス

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　ランダムアクセス可能なＲＡＭと、こ
   のＲＡＭへの書き込みデータを記憶可能なページメモリ
   とを含んで成り、システムに組み込まれた状態で記憶内
   容の変更が可能なプログラマブルＲＯＭの動作を模倣す
   るプログラマブルＲＯＭ模倣回路において、上記ページ
   メモリへのデータ書き込みサイクル時に、上記ＲＡＭの
   記憶内容を読出すとともに、その読出し値と、書き込み
   用データとから上記ページメモリへの重ね書き用データ
   を生成することにより、上記プログラマブルＲＯＭの重
   ね書き動作の模倣を可能とする制御手段を含むことを特
   徴とするプログラマブルＲＯＭ模倣回路。
2. 【請求項２】　　上記ページメモリとしてＲＡＭを適用
   した請求項１記載のプログラマブルＲＯＭ模倣回路。
3. 【請求項３】　　ターゲットシステムに含まれるターゲ
   ットマイクロプロセッサの機能を代行するエミュレーシ
   ョンプロセッサに含まれるプログラマブルＲＯＭの動作
   を模倣する回路として請求項１又は２記載のプログラマ
   ブルＲＯＭ模倣回路を備えたエミュレータ。