JPH0437168A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ ＳＯＩ基板を用いて形成された半導体装置及びその製造
方法に関し、 薄ＭＳＯＩ基板を用いｎ型ポリシリコンゲートを有する
エンハンスメント型の半導体装置及びその製造方法を提
供することを目的とし、絶縁層上に形成された半導体層
と、前記半導体層に形成されたソース領域およびドレイ
ン領域と、前記ソース領域と前記ドレイン領域との間に
形成されたチャネル領域と、前記チャネル領域上部にゲ
ート絶縁膜を介して形成されたゲート電極と、を有する
ｎ型ＭＯＳトランジスタを備えた半導体装置において、
前記ゲート電極は、前記半導体表面よりも高いフェルミ
レベルを有する構造であり、前記ゲート絶縁膜は、負の
固定電化を有し、前記ｎ型ＭＯＳトランジスタは、エン
ハンスメント型であるように構成する。

［産業上の利用分野〕 本発明はＳｏｌ基板を用いて形成された半導体装置及び
その製造方法に関する。

［従来の技術］ 近年、素子の微細化、高速化に伴い、５ｏｌ（Ｓｉｌｔ
ｃｏｎ　　ｏｎ　　１ｎｓｕｌａｔｏｒ又はＳｅｍ１ｃ
ｏｎｄｕｃｔｏｒ　　ｏｎ　　１ｎｓｕｌａｔｏｒ）基
板、特に１００ＯＡ以下の薄膜ＳＯＩ基板に形成された
ＭＯＳデバイスに対する関心が高まってきている。

従来の薄膜５ＯＩＩＩＩ造を第４図に示す。

支持基板１００上に薄１１ｊｓｏ　Ｉ基板１が形成され
ている６薄Ｉｆ！Ｓｏ　Ｉ基板１は、絶縁層１０１と絶
縁層１０１上のＳｉ単結晶層１０２で構成されている。

Ｓｉ単結晶層１０２には、ソース領域１０とドレイン領
域１１の間にチャネル領域２０が形成され、チャネル領
域２０上にゲート酸化ＷＡ１４を介してゲート電極９が
形成されている。

従来のＳＯＩ基板は、トレンチ・アイソレーション（／
１！分離）と組み合わせて使用することにより、ラッチ
アップを完全に防止できる等の利点に止まっていたが、
ＳＯＩ基板を薄膜化することにより、素子の微細化が可
能になるという利点も生じた。

ＳＯＩ基板を薄膜とすることにより、容易にＳｊ単結晶
層の厚さを浅く形成することが可能であり、さらにドレ
イン領域下の空乏層が拡がらず、ゲート電界の制御能力
〈コントローラビリティ）が向上するので、ショートチ
ャネル効果を減少させることもできる。

第５図に従来の通常１’ｇ！厚のＳＯＩ基板と薄膜ＳＯ
Ｉ基板のエネルギバンド図を示す。同図における破線は
、フラットバンド状態を示している。

従来の通常膜厚ＳＯＩ基板のエネルギバンドは、蓄積状
態において、ゲート酸化膜との界面付近が下方に曲がっ
ている（同図＜ａ）実線）。

バンドが下方に曲がっていることにより、チャネルと垂
直方向（深さ方向）に電場が生じ、チャネルに沿って電
子が移動しようとしても、ゲート酸化膜側に電子が吸い
寄せられ、チャネルに沿って進む電子のモビリティ（移
動度）を低下させる。

すなわちキャリアのモビリティが上がらず、電流利得率
βが小さくなってしまう。

それに対して、薄膜ＳＯＩ基板の場合はゲート酸化膜と
の界面付近のバンドの曲がりが少ない（同図（ｂ）実線
）、従って、チャネルに垂直な電界は減少し、チャネル
に水平な電界が主になるので、電子のモビリティは高く
なる。すなわち、トランジスタに流れるキャリアのモビ
リティが上昇する。その結果、電流利得率βが向上する
。また、ドレインの電流・電圧特性であるＩｄ／Ｖｄカ
ーブの線形領域の勾配が大きくなり、ドレインの電流・
電圧特性が向上するという効果を生じる。

第６図は、ゲートの閾値電圧ｖｔｈのＳｏｌ基板の厚さ
に対する特性を示す図である。

図中Ａ線は基板濃度がｌＸｌ０”ｃｍ−’　　Ｂ線は基
板濃度がＩ　Ｘｌ　０”ｃｍ−、Ｃ線は基板濃度がＩ　
Ｘ　１０１４ｃｍ−’の場合の特性を示している。

太線部は、チャネル領域が完全空乏化領域であることを
示す。

Ａ線の場合、ＳＯＩ基板が３０００Ａ以上の厚さになる
とｖｔｈは一定となる。ＳＯＩ基板厚が３０００Å以下
の薄さになってくると、ＳＯＩ基板の膜厚に依存して直
線的にｖｔｈが低下してくる。Ａ線よりも基板濃度が低
いＢ線あるいはＣ線においても、同様にＳＯＩ基板の膜
厚に比例してｖｔｈが低下してくる。

ＳＯＩ基板の膜厚が薄くなるほど、基板濃度の相違にか
かわらずｖｔｈが一定値に収束する傾向にある。

ゲート電極にｎ型ポリシリコンを用いたＰ型シリコン基
板の場合、ゲートと基板のフェルミレベルの差分だけゲ
ート電圧を増加させると基板側が空乏状態となる。ゲー
ト電圧をさらに増加するとバンドは上方に曲げられ、Ｐ
型シリコン基板の表面は反転する。Ｓｏｌ基板の膜厚が
薄いと、この反転層の部分のみが基板の領域になる。

従って、完全空乏化の状態で使用するＭＯＳ）−ランジ
スタの閾値電圧ｖｔｈは、薄ＭＳＯ■基板の基板濃度に
依存せず、ゲート電極材と薄膜ＳＯ■基板との仕事関数
差、およびゲート酸化膜材に依存して決定される一定の
値に収束する傾向がある。

また、通常基板のトランジスタの場合、バンチスルーの
問題があるが、薄膜ＳＯＩ基板の場合は酸化膜で基板と
素子が分離されているので空乏層が広がることがない、
従って、薄膜ＳＯＩ基板を用いると基板濃度を薄くする
ことができる。

薄膜Ｓｏｌ基板を完全空乏化させた状態で使用し、薄膜
ＳＯＩ基板の不純物濃度を減少又は全く不純物を添加せ
ずに使用すると、不純物散乱によるキャリアのモビリテ
ィ劣化を抑えることができる。従って、素子の高速化が
図れる。

結局、薄ＷＩｓｏｒ基板を用いると、素子の微細化が可
能になり、基板濃度のバラツキによらず閾値電圧ｖｔｈ
の安定化を図ることがてき、さらに、ＳＯＩ基板の有す
る絶縁層によりＳｉ単結晶層下の空乏層容量を無視でき
るという利点が生じる。

従来のＭＯ８Ｉｌｌ！造プロセスにおけるゲート材料と
して、リンなどを不純物に含むｎ型ポリシリコンがある
。不純物にリンを用いるのは、熱処理に対してもポリシ
リコン中のリンか安定で、基板中に拡散したり突き抜け
ることがないからである。

また、パッシベーション効果を有するため、たとえばゲ
ートパターニング時のレジストから、アルカリ金属等が
ゲート電極、酸化膜さらに基板界面まで侵入することを
防止することかできるなどの効果が大きいからである。

［発明が解決しようとする課題］ ところが、ｎチャネルのトランジスタを形成する際、薄
ＩＩ！Ｓｏ　Ｉ基板において完全空乏化または部分空乏
化が進んだ状態で使用しようとすると、ゲートがｎ型ポ
リシリコンではデイプリージョン型のトランジスタにな
ってしまう。

ゲート電極にｎ型ポリシリコンを用いたＰ型シリコン基
板の場合にはこのような問題は生じない。

そこで、仕事関数差を考慮すればｎ型ポリシリコンゲー
トを用いることも考えられるが、熱処理工程においてｎ
型ポリシリコン中のＢ（ボロン）等の不純物が基板まで
突き抜けてしまい、基板濃度を増加させるおそれがある
。

前述のように、基板濃度が増加するとキャリアのモビリ
ティが下がる。従って、ｎ型ポリシリコンをゲート電極
の形成に用いると、薄膜ＳＯＩ基板を低濃度化できず、
素子の高速化が図れなくなるという問題がある。

また、ｎ型ポリシリコンを用いた場合はパッシベーショ
ン効果を持たないため、レジストからの金属汚染等によ
る、閾値電圧の変動やゲート酸化膜の耐圧劣化等の問題
を起こしやすくなる。

従って、薄膜Ｓｏｌ基板を用いるうえでｎ型ポリシリコ
ンの使用は避ける必要がある。また他の材料について安
定したプロセスを確立することは難しい。

以上の理由から、ｎ型ポリシリコンゲートを用いた薄膜
ＳＯＩデバイスを使用する必要性は高まっている。

本発明の目的は、薄膜ＳＯＩ基板を用いｎ型ポリシリコ
ンゲートを有するエンハンスメント型の半導体装置及び
その製造方法を提供することにある。

［課題を解決するための手Ｇ］ 上記目的は、絶縁層上に形成された半導体層と、前記半
導体層に形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間に形成された
チャネル領域と、前記チャネル領域上部にゲート絶縁膜
を介して形成されたゲート電極と、を有するｎ型ＭＯＳ
トランジスタを備えた半導体装置において、前記ゲート
電極は、前記半導体表面よりも高いフェルミレベルを有
する構造であり、前記ゲート絶縁膜は、負の固定電化を
有し、前記ｎ型ＭＯＩ−ランジスタは、エンハンスメン
ト型であることを特徴とする半導体装置によって達成さ
れる。

また、上記目的は、絶縁層上にＳｉ単結晶層を形成する
第１の工程と、前記Ｓｉ単結晶層にソース領域とドレイ
ン領域を形成する第２の工程と、前記ソース領域と前記
ドレイン領域との間にチャネル領域を形成する第３の工
程と、前記チャネル領域上部に負の固定電荷を有するゲ
ート絶縁膜を形成する第４の工程と、前記ゲート絶縁層
上にｎ型ポリシリコン、もしくはｎ型ポリシリコンと高
融点金属とを順に重ねた構造、もしくはｎ型ポリシリコ
ンと高融点金属シリサイドとを順に重ねた構造によりな
るゲート電極を形成する第５の工程とを有することを特
徴とする半導体装置の製造方法によって達成される。

［作用］ 本発明によれば、薄膜ＳＯＩ基板を用いｎ型ポリシリコ
ンゲートを有するエンハンスメント型の薄ＷＡ３０　Ｉ
デバイスを実現することができる。

［実施例］ 本発明の第１の実施例による半導体装置を第１図を用い
て説明する。

本実施例は、ｎ型ポリシリコンゲートを用いて、薄１１
ｉｓＯＩ基板のｎ型ＭＯＳトランジスタをエンハンスメ
ント型にするために、ゲート絶縁膜中に負の固定電荷を
形成したことを特徴としている。

支持基板１００上に例えば厚さ０．１μｍの薄膜ＳＯＩ
基板１が形成されている。薄膜ＳＯＩ基板１は絶縁層１
０１と絶縁層１０１上のＳｉ単結晶層１０２で構成され
ている。

Ｓｉ単結晶層１０２の図中左側は、ＮＭＯ３領域Ｎであ
る。ソース領域１０とドレイン領域１１上にそれぞれソ
ース電極１２とドレイン電極１３が形成されている。ソ
ース領域１０とドレイン領域１１の間にチャネル領域２
０が形成され、チャネル領域２０上に固定電荷７を有す
るゲート酸化膜１４が形成されている。ゲート酸化膜１
４上にゲート電極９が形成されている。

ＳＬ単結晶層１０２の図中右側は、ＰＭＯ３領域Ｐ領域
−，ソース領域１０とドレイン領域１１上にそれぞれソ
ース電極１２とドレイン電［ｉ１３が形成されている。

ソース領域１０とドレイン領域１１の間にチャネル領域
２０が形成され、チャネル領域２０上に固定電荷７を有
しないゲート酸化膜１５が形成されている。ゲート酸化
膜１５上にはゲート電＠９が形成されている。

Ｓｉ単結晶層１０２のＮＭＯ３領域Ｎ領域−Ｏ８領域Ｐ
領域子分離膜２で分離されている。

本発明の第１の実施例による半導体装置の製造方法を第
２図を用いて説明する。

支持基板１００上に、ＳＩＭＯＸにより０４イオンを打
ち込み、アニールしてＳｉＯ２層を０゜３μｍ以下、例
えば０．１μｍ程度形成した、基板濃度の薄いＳＯＩ基
板１を出発材料とする。薄膜ＳＯＩ基板１上に、例えば
ＬＯＧＯＳアイソレーションによる素子分Ｍ！Ａ２を形
成した後、厚さ２００Ａでゲート酸化を行いゲート酸化
膜３を形成する（第２図（ａ））。

次に、レジスト４をバターニングし、ｎチャネルＭＯ３
を形成するため、ｎチャネルＭＯ３形成領域Ｎのみを露
出させる。その後、Ａ１を１１０００ｐｐ含むＡｌ水溶
液６中に浸す（第２図（ｂ））。

次に、低ダメージダウンフローアッシングによりこのレ
ジスト４を剥離し、温度１０００℃のＮ２雰囲気中で２
０分間の熱処理を行う。

以上の処理により、ＮＭＯ３領域Ｎ領域−ト酸化１１３
中にＡｌによる負の固定電荷７を形成させることができ
る（第２図（Ｃ））。

この後、厚さ３０００Ａでｎ型ポリシリコンを成長させ
た後パターニングを行い、ゲート酸化膜１４および１５
上にゲート電極９を形成する４次に不純物をイオン注入
することにより、ＮＭＯＳ領域Ｎ領域＋層のソース領域
１０とドレイン領域１１を形成し、ＰＭＯ３領域Ｐ領域
−″層のソース領域１０とドレイン領域１１を形成する
。

その後は通常の工程により、ソース領域１０およびドレ
イン領域１１上にコンタクト窓を形成し、ソース電極１
２およびドレイン電極１３を形成し、工程を終了する（
第２図（ｄ））。

以上でｎチャネルＭＯ３側のゲート酸化１！［１４中に
負の固定電荷を発生させた薄膜Ｓｏｌ構造の素子が形成
される。

本実施例による半導体装置の製造方法を用いれば、負の
固定電荷が作る電界により、ｎチャネルトランジスタの
デイプリージョン化を防止することができ、しかも従来
どおり、ｎ型ポリシリコンゲートを使用することができ
る。

ゲート酸化膜中の電界は固定電荷であり、熱処理にも安
定であるため、閾値電圧ｖｔｈの変動を招くこともない
、プロセス的にも、従来のｖｔｈコントロールのための
イオン注入工程を置き換えただけになるので、製造工程
が増加することもない、また、ゲート絶縁膜は、本実施
例におけるゲート酸化＠　Ｓ　ｉ　Ｏ□のみならず、Ｓ
ｉ、Ｎ４．５ｉＯＮ、Ｔａ２０５等の絶縁膜、またはこ
れらとＳｉＯ２の積層膜でもよい。

本発明の第２の実施例による半導体装置の製造方法を第
３図を用いて説明する。

本実施例は、第１の実施例の製造工程において基板をＡ
ｌｌ？６液に浸す際に、ＰＭＯ３領域Ｐ領域−ト酸化膜
３上に、固定電荷を発生させないため形成したレジスト
４に変えて、ポリシリコン等を用いたことに特徴がある
。

１Ｍ５ＯＩ基板１上に、素子分離膜２を形成した後、ゲ
ート酸化を行いゲート酸化１ｌ１３を形成する工程は第
１の実施例と同様である。

次に、ゲート酸化ＷＡ３上に例えばポリシリコン８を成
長させる（第３図（ａ））。

次に、ポリシリコン８上に第１の実施例と同様にレジス
ト４をパターニングし、レジスト４をマスクとしてポリ
シリコン８をエツチングする（図示せず）。

エツチング方法は低ダメージのダウンフロー型ドライエ
ッチングスは、ＨＦ、！１．ＨＮＯ，の混合液によるウ
ェットエツチング等が挙げられる。ｎチャネルＭＯ３を
形成するため、ｎチャネルＭＯ８形成領域Ｎ側のポリシ
リコン８を除去する。

レジスト４を剥離した後、第１の実施例と同様に基板を
ＡＮ溶液に浸す（第３図（ｂ））。

この方法の場合、Ａ」溶液に基板を浸す際のマスクとし
てポリシリコンを使用するので、レジストを用いる場合
よりも、ゲート絶縁膜の汚染を防止できる。

この後、ポリシリコン８を前述と同じ方法で除去し、ゲ
ート電極形成用ポリシリコンを再び成長させる。この後
の工程は第１の実施例と同様に行う。

本発明の第３の実施例による半導体装置の製造方法を説
明する（図示せず）。

第１および第２の実施例においては、Ａ１を酸化膜中に
注入する方法として、Ａ」溶液からの拡散を用いたが、
イオン注入法を用いることもできる。

イオン注入量をＩ　Ｘ　１．０１２〜Ｉ　Ｘ　１０１３
ｃｍ加速エネルギを５ｋｅＶでＡ１のイオン注入をする
。このとき、投影飛程Ｒｐ＝８０人、標準偏差ΔＲｐ＝
４０人であるから、２００人の厚さのゲート酸化ＷＡ３
を突き抜けることはほとんどない。

従ってＳｉ単結晶層１０２の不純物濃度が上昇すること
がない。

また、イオン注入を行う不純物としてトリメチルアルミ
を用いれば、通常用いられる程度の高加速のエネルギで
イオン注入を行うことができる。

イオン注入時のマスク材は第１および第２の実施例で示
したレジスト又はポリシリコン等の材料を用いることが
できる。

本発明は上記実施例に限らず種々の変形が可能である。

例えば、素子間に形成した素子分離膜はＬＯＧＯ８分離
だけでなくメサ構造による素子分離でもよい。

また、上記実施例では、ゲート電極のｎ型ポリシリコン
電極をＰ型シリコンからなる素子領域上に形成する場合
について述べたが、本発明におけるゲートｒｊｈ極は、
上記実施例に限定されることなく、自由に材料等を変更
することができる。一般にゲート電極材のフェルミレベ
ルがＳＯＩ基板のフェルミレベルよりも高い場合におい
て広汎に用いることかできるものである。例えばｎ型ポ
リシリコンと高融点金属とを順に重ねた構造、もしくは
ｒｌ型ポリシリコンと高融点金属シリサイドとを順に重
ねた構造でもよい。

また、出発材料としての基板濃度の薄いＳＯＴ基板は、
ＳＩＭＯＸにより形成されたものだけでなく、例えばウ
ェーハ貼合せ、またはポリシリコンのゾーンメルト化し
たものでもよい。

［発明の効果］ 以上の通り、本発明によれば、ｎチャネルトランジスタ
のデイプリージョン化を防止することができ、従来どお
りｎ型ポリシリコンゲートを使用し、製造工程も増加し
ない半導体装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例による半導体装置を示す
図、 第２図は本発明の第１の実施例による半導体装置の製造
方法を示す図、 第３図は本発明の第２の実施例による半導体装置の製造
方法を示す図、 第４図は従来の薄膜Ｓｏｌ基板を示す図、第５図は従来
のＳｏｌ基板のエネルギバンドを示す図、 第６図はＳＯＩ基板の厚さに対する閾値電圧の特性を示
す図 である。 図において、 １・・・薄膜Ｓｏｌ基板 ２・・・素子分ＭＷＡ ３・・・ゲート酸化膜 ４・・・レジスト ６・・・Ａｌ水溶液 ７・・・固定電荷 ８・・・ポリシリコン ９・・・ゲート電極 １０・・・ソース領域 １１・・・ドレイン領域 １２・・・ソース電極 １３・・・ドレイン電極 １４・・・ゲート酸化膜 １５・・・ゲート酸化膜 ２０・・・チャネル領域 １００・・・支持基板 １０１・・・絶縁層 １０２・・・Ｓ１単結晶層

Claims (1)

1. 【特許請求の範囲】 １、絶縁層上に形成された半導体層と、 前記半導体層に形成されたソース領域およびドレイン領
   域と、 前記ソース領域と前記ドレイン領域との間に形成された
   チャネル領域と、 前記チャネル領域上部にゲート絶縁膜を介して形成され
   たゲート電極と、 を有するｎ型ＭＯＳトランジスタを備えた半導体装置に
   おいて、 前記ゲート電極は、前記半導体表面よりも高いフェルミ
   レベルを有する構造であり、 前記ゲート絶縁膜は、負の固定電化を有し、前記ｎ型Ｍ
   ＯＳトランジスタは、エンハンスメント型であること を特徴とする半導体装置。 ２、絶縁層上に形成されたＳｉ単結晶層と、前記Ｓｉ単
   結晶層に形成されたソース領域およびドレイン領域と、 前記ソース領域とドレイン領域との間に形成されたチャ
   ネル領域と、 前記チャネル領域上部にゲート絶縁膜を介して形成され
   たゲート電極と を有するｎ型ＭＯＳトランジスタを備えた半導体装置に
   おいて、 前記ゲート電極は、ｎ型ポリシリコン、もしくはｎ型ポ
   リシリコンと高融点金属とを順に重ねた構造、もしくは
   ｎ型ポリシリコンと高融点金属シリサイドとを順に重ね
   た構造によりなり、 前記ゲート絶縁膜は、負の固定電荷を有し、前記ｎ型Ｍ
   ＯＳトランジスタは、エンハンスメント型であること を特徴とする半導体装置。 ３、絶縁層上にＳｉ単結晶層を形成する第１の工程と、 前記Ｓｉ単結晶層にソース領域とドレイン領域を形成す
   る第２の工程と、 前記ソース領域と前記ドレイン領域との間に、チャネル
   領域を形成する第３の工程と、 前記チャネル領域上部に負の固定電荷を有するゲート絶
   縁膜を形成する第４の工程と、 前記ゲート絶縁膜上にｎ型ポリシリコン、もしくはｎ型
   ポリシリコンと高融点金属とを順に重ねた構造、もしく
   はｎ型ポリシリコンと高融点金属シリサイドとを順に重
   ねた構造によりなるゲート電極を形成する第５の工程と を有することを特徴とする半導体装置の製造方法。 ４、請求項３記載の半導体装置の製造方法において、 前記第４の工程は、 前記ゲート絶縁膜をＡｌ溶液に浸して、前記ゲート絶縁
   膜中にＡｌを注入することにより前記負の固定電荷を形
   成すること を特徴とする半導体装置の製造方法。 ５、請求項３記載の半導体装置の製造方法において、 前記第４の工程は、 前記ゲート絶縁膜中にＡｌをイオン注入することにより
   前記負の固定電荷を形成すること を特徴とする半導体装置の製造方法。