JPS6115594B2 - - Google Patents

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JPS6115594B2
JPS6115594B2 JP53101791A JP10179178A JPS6115594B2 JP S6115594 B2 JPS6115594 B2 JP S6115594B2 JP 53101791 A JP53101791 A JP 53101791A JP 10179178 A JP10179178 A JP 10179178A JP S6115594 B2 JPS6115594 B2 JP S6115594B2
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description

【発明の詳細な説明】 本発明は電極相互の配線の下に寄生的にできる
MISFETのしきい値電圧を大きくすることによ
り動作電圧範囲を広くすることのできる相補形
MISIC（以下、相補形をＣと略称する）の製造方
法に関するものである。CMOSICにおいて電極
相互の配線の下に寄生的にできるMOSFET（以
下寄生MOSFETと呼ぶ）のしきい値電圧が動作
電圧の上限を制限する大きな要素であり、従来Ｐ
チヤネルMOSFETのソース・ドレインを形成す
るための高濃度Ｐ形拡散層をＮチヤネル
MOSFET部分の寄性MOSFETのしきい値電圧を
大きくするために用い、ＮチヤネルMOSFETの
ソース・ドレインを形成するための高濃度Ｎ形拡
散層をＰチヤネルMOSFET部分の寄生MOSFET
のしきい値電圧を大きくするために用いる方法、
あるいは通常のCMOSICの製造工程に、フオト
レジスト工程、イオン打込み工程を追加して、Ｐ
チヤネルMOSFET部分、あるいはＮチヤネル
MOSFET部分の寄生MOSFETのしきい値電圧を
大きくする方法などが知られている。しかしなが
ら前者の方法においては、集積密度が小さくなる
という欠点があり、後者の方法においては製造工
程が複雑になるという欠点があつた。
本発明は上述のような欠点を解決し、集積密度
を低下させず、しかも簡単な製造工程で寄生
MOSFETのしきい値電圧を大きくすることがで
きる新規なCMOSICの製造方法を提供するもの
である。
本発明はシリコン酸化膜で被われたＮ（Ｐ）形
のシリコン基板表面の一部に上記シリコン酸化膜
より膜厚の小さいシリコン酸化膜で被われたＰ
（Ｎ）形の拡散層を形成した後、更に上記シリコ
ン酸化膜で被われたＮ（Ｐ）形、及びＰ（Ｎ）形
シリコン表面の一部にシリコンナイトライド膜あ
るいはシリコンナイトライド膜とフオトレジスト
膜の２層の膜を形成しておき、Ｐ（Ｎ）形拡散層
の上でシリコンナイトライド膜で被われていない
部分のみに他の部分とのイオン透過率の差を利用
して選択的にＰ（Ｎ）型不純物のイオン打込みを
行つてから上記シリコン基板を熱酸化することに
より、シリコンナイトライド膜で被われていなか
つた部分にのみ選択的に厚い酸化膜を形成し、か
つＰ（Ｎ）形拡散層上で上記厚い酸化膜の下にシ
リコンナイトライド膜で被われていた部分より高
濃度のＰ（Ｎ）形拡散層を形成したシリコン基板
を用いて、上記Ｎ（Ｐ）形領域上あるいは上記Ｐ
（Ｎ）形領域上で厚い酸化膜を形成しなかつた部
分にそれぞれＰ（Ｎ）チヤネルMOSFET、ある
いはＮ（Ｐ）チヤネルMOSFETを作ることによ
り、Ｐ（Ｎ）形拡散層上で配線の下に寄生的にで
きるＮ（Ｐ）チヤネルMOSFETのしきい値電圧
を大きくすることのできることを特徴とする。
以下、本発明の好適な実施例を第１図〜第８図
を用いて工程順に説明する。
(1) Ｎ型Si基板１の表面に酸化膜２を約100nｍ厚
さに形成しておき、ホトレジストパターン３を
形成して、酸化膜２のエツチング、及びＰ形層
４をイオン打込みにより形成する。１のＮ型Si
基板の不純物濃度は0.5〜1.0×1015／cm3、Ｐ形
層４のイオン打込み量は４〜８×1012／cm2が適
当である（第１図参照）。
(2) ホトレジスト膜３を除去した後、Ｐ形層４の
表面を酸化して約30nｍ厚さの酸化膜５を形成
し、Ｐ形層４の引伸し拡散をN2雰囲気中で行
いＰ形層４′の拡散深さを４〜８μｍとする。
次にナイトライド膜の気相成長を行いホトレジ
ストパターン７を用いて、ナイトライド膜６の
加工を通常のCF4を用いたプラズマエツチによ
り行う。この後ボロンイオンを15〜20KeVある
いはBF2イオンを50〜100KeVの加速電圧で２
〜５×1013／cm2イオン打込みする。ホトレジス
ト膜７とナイトライド膜６のある部分は完全に
しやへいされ、酸化膜２を通しては0.1〜１
％、酸化膜５を通しては70〜95％のイオンが打
込まれ、実効的にはＰ形層８を選択的に形成で
きる（第２図参照）。
(3) 更にリンイオンを120〜150KeVの加速電圧で
３〜５×1011／cm2イオン打込みする。ホトレジ
スト膜７及びナイトライド膜６のある部分は完
全にしやへいされ、酸化膜２及び５を通しては
90〜98％のイオンが打込まれる（第３図参
照）。
(4) ホトレジスト膜７を除去した後、1000℃O2
雰囲気で１〜２時間拡散した後、ナイトライド
膜６をマスクとした選択酸化を行い、膜厚0.9
〜1.4μｍの酸化膜１０を形成し、ナイトライ
ド膜６を除去した後、ゲート絶縁膜として酸化
膜１１を50〜100nｍ形成する。この段階でＰ
形層８にはボロン及びリンの両方のイオンが打
込まれていたわけであるが、ボロンを多量に打
込んだため、出来上りでＰ形層８′となる（第
４図参照）。
(5) 次にゲート電極としてポリSi層１２を気相生
成とホトエツチングにより形成する（第５図参
照）。
(6) 気相成長により酸化膜１３を形成し、Ｐチヤ
ネルMOSTを形成する部分のみ、ゲート酸化
膜とともにホトエツチングで除去し、ボロンの
拡散によりＰ形層１４及びゲート電極のポリシ
リコンにも同時にドープし、Ｐ形ポリSi１５を
形成する（第６図参照）。
(7) 気相成長により酸化膜１６を形成し、Ｎチヤ
ネルMOSTを形成する部分のみ、ゲート酸化
膜とともにホトエツチング除去し、リンの拡散
によりＮ形層１７及びゲート電極のポリSiにも
同時にドープし、Ｎ形ポリSi１８を形成する
（第７図参照）。
(8) PSG膜１９を気相成長させ、コンタクト穴形
成、Al配線２０を形成し、パシベーシヨン膜
２１を形成する（第８図参照）。
以上により製作したSiゲートCMOS素子は、ソ
ース、ドレイン層１４、ゲート電極１５から成る
ＰチヤネルMOSTのしきい値電圧が約0.5V、ソ
ース、ドレイン層１７、ゲート電極１８から成る
ＮチヤネルMOSTのしきい値電圧が約0.5Vであ
り、電極配線の下に寄生的にできるMOSTのし
きい値電圧はＰチヤネルMOST部分、Ｎチヤネ
ルMOST部分ともに10〜15Vとすることができ
た。
従つて、本発明により、電極相互の配線の下に
寄生的にできるMOSFETのしきい値電圧を大き
くすることにより動作電圧範囲を広くすることの
できるCMOSICなどのCMISICが簡単な工程で作
ることができる。
【図面の簡単な説明】
第１図〜第８図は本発明にかかる実施例の製造
工程を示す断面図である。 １……Ｎ形Si基板（この上にＰチヤネル
MOSFETを形成）、２……酸化膜、３……ホトレ
ジスト膜、４，４′……Ｐ形拡散層（この上にＮ
チヤネルMOSFETを形成）、５……酸化膜、６…
…ナイトライド膜、７……ホトレジスト膜、８，
８′……Ｐ形層（Ｎチヤネル部チヤネルストツパ
ー）、９……Ｎ形層（Ｐチヤネル部チヤネルスト
ツパー）、１０……酸化膜、１１……ゲート酸化
膜、１２……ポリSi、１３……気相成長酸化膜、
１４……Ｐ形拡散層（ＰチヤネルMOSFETソー
ス、ドレイン）、１５……Ｐ形ポリSi、１６……
気相成長酸化膜、１７……Ｎ型拡散層（Ｎチヤネ
ルMOSFETソース、ドレイン）、１８……Ｎ形ポ
リSi、１９……PSG膜、２０……Al配線、２１…
…パシベーシヨン膜。

Claims (1)

  1. 【特許請求の範囲】 １ シリコン酸化膜で被われたＮ（Ｐ）形のシリ
    コン基板表面の一部に、上記シリコン酸化膜より
    膜厚の小さいシリコン酸化膜で被われたＰ（Ｎ）
    形の拡散層を形成した後、更に上記シリコン酸化
    膜で被われたＮ（Ｐ）形、及びＰ（Ｎ）形シリコ
    ン表面の一部にシリコンナイトライド膜あるいは
    シリコンナイトライド膜とフオトレジスト膜との
    ２層の膜を形成しておき、Ｐ（Ｎ）形拡散層の上
    でシリコンナイトライド膜で被われていない部分
    のみに他の部分とのイオン透過率の差を利用し
    て、選択的にＰ（Ｎ）型不純物のイオン打込みを
    行つてから、上記シリコン基板を熱酸化すること
    により、シリコンナイトライド膜で被われていな
    かつた部分にのみ選択的に厚い酸化膜を形成し、
    かつＰ（Ｎ）形拡散層上で上記厚い酸化膜の下に
    シリコンナイトライド膜で被われていた部分より
    高濃度のＰ（Ｎ）形拡散層を形成したシリコン基
    板を用いて、上記Ｎ（Ｐ）形領域上、あるいは上
    記Ｐ（Ｎ）形拡散層上で厚い酸化膜を形成しなか
    つた部分にそれぞれＰ（Ｎ）チヤネル
    MISFET、あるいはＮ（Ｐ）チヤネルMISFET
    を作ることにより、Ｐ（Ｎ）形拡散層上で配線の
    下に寄生的にできるＮ（Ｐ）チヤネルMISFET
    のしきい値電圧を大きくできることを特徴とする
    相補形MISICの製造方法。 ２ Ｐ（Ｎ）形拡散層上でシリコンナイトライド
    で被われていない部分のみにＰ（Ｎ）型不純物の
    イオン打込みを行う前あるいは後で、このシリコ
    ン基板の熱酸化を行う前に、シリコンナイトライ
    ド膜あるいはシリコンナイトライド膜とフオトレ
    ジスト膜の２層膜をマスクとして、上記Ｐ（Ｎ）
    形拡散層上でシリコンナイトライド膜に被われて
    いない部分に後に形成されるＰ（Ｎ）形拡散層を
    反転しない程度に、Ｎ（Ｐ）形不純物のイオン打
    込みを行う処理を追加することにより、Ｐ（Ｎ）
    形拡散層上のみならず、Ｎ（Ｐ）形領域において
    も厚い酸化膜の下にシリコンナイトライド膜で被
    われていた部分より高濃度のＮ（Ｐ）形拡散層を
    形成することにより、Ｎ（Ｐ）形領域上で配線の
    下に寄生的にできるＰ（Ｎ）チヤネルMISFET
    のしきい値電圧を大きくできることを特徴とする
    特許請求の範囲第１項記載の相補形MISICの製造
    方法。
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