JPH04372018A - 高速プロセッサ - Google Patents
高速プロセッサInfo
- Publication number
- JPH04372018A JPH04372018A JP15009091A JP15009091A JPH04372018A JP H04372018 A JPH04372018 A JP H04372018A JP 15009091 A JP15009091 A JP 15009091A JP 15009091 A JP15009091 A JP 15009091A JP H04372018 A JPH04372018 A JP H04372018A
- Authority
- JP
- Japan
- Prior art keywords
- cycle
- processor
- wait
- instruction
- processing time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパイプライン処理を行う
プロセッサなど、高速処理を行うプロセッサに関する。
プロセッサなど、高速処理を行うプロセッサに関する。
【０００２】
【従来の技術】パイプライン処理を行うプロセッサには
、例えば、インテルｉ８６０ＴＭ６４ビットマイクロプ
ロセッサがある。ｉ８６０ＴＭのパイプライン処理は、
ｉ８６０ＴＭ６４ビットマイクロプロセッサアドバンス
トインフォメ−ションの４．０章 バス オペレ−
ションに記載されているように、三つの未処理サイクル
が溜るまで、新しいサイクルを始めることができる。
、例えば、インテルｉ８６０ＴＭ６４ビットマイクロプ
ロセッサがある。ｉ８６０ＴＭのパイプライン処理は、
ｉ８６０ＴＭ６４ビットマイクロプロセッサアドバンス
トインフォメ−ションの４．０章 バス オペレ−
ションに記載されているように、三つの未処理サイクル
が溜るまで、新しいサイクルを始めることができる。
【０００３】従って、パイプライン中のあるサイクルが
、それより後の二つのサイクルが始まるまでの間に、処
理を終えれば、新しいサイクルを始めることができる。 しかし、パイプライン中のあるサイクルが、それより後
の二つのサイクルが始まるまでの間に、処理を終えなけ
れば、新しいサイクルを始めることができず、プロセッ
サは、ウエイト状態になり、プロセッサの能力をフルに
活かすことができなくなる。
、それより後の二つのサイクルが始まるまでの間に、処
理を終えれば、新しいサイクルを始めることができる。 しかし、パイプライン中のあるサイクルが、それより後
の二つのサイクルが始まるまでの間に、処理を終えなけ
れば、新しいサイクルを始めることができず、プロセッ
サは、ウエイト状態になり、プロセッサの能力をフルに
活かすことができなくなる。
【０００４】
【発明が解決しようとする課題】上記従来例では、パイ
プライン処理中のあるサイクルに対する処理時間が長く
、そのサイクル後の二つのサイクルが始まるまでの間に
、処理を終えなければ、その後の二つのサイクルに対す
る処理がどんなに高速であったとしても、その処理を行
なうことはできず、三つの未処理サイクルが溜り、新し
いサイクルを始めることができなくなる。
プライン処理中のあるサイクルに対する処理時間が長く
、そのサイクル後の二つのサイクルが始まるまでの間に
、処理を終えなければ、その後の二つのサイクルに対す
る処理がどんなに高速であったとしても、その処理を行
なうことはできず、三つの未処理サイクルが溜り、新し
いサイクルを始めることができなくなる。
【０００５】本発明の目的は、パイプライン処理中の高
速処理可能なサイクルが、処理時間の長く掛るサイクル
に関係なく実行でき、プロセッサの能力をフルに活かせ
る様にすることにある。
速処理可能なサイクルが、処理時間の長く掛るサイクル
に関係なく実行でき、プロセッサの能力をフルに活かせ
る様にすることにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
、本発明はパイプライン中の未処理サイクルの内、高速
処理可能なサイクルが、それより前の処理時間の長く掛
るサイクルにより、サイクルを終結できなくなる様な時
、高速処理可能なサイクルが、それより前の処理時間の
長く掛るサイクルの終結を待たずに、サイクルを終結で
きる様にしたものである。
、本発明はパイプライン中の未処理サイクルの内、高速
処理可能なサイクルが、それより前の処理時間の長く掛
るサイクルにより、サイクルを終結できなくなる様な時
、高速処理可能なサイクルが、それより前の処理時間の
長く掛るサイクルの終結を待たずに、サイクルを終結で
きる様にしたものである。
【０００７】このため、本発明のプロセッサには、パイ
プライン中の未処理サイクルに対するウエイト信号を設
け、このウエイト信号が出力されている間、ウエイト信
号に対応したサイクルの終結を待たずに、それ以降のサ
イクルの終結を先に行なえる様にしたものである。
プライン中の未処理サイクルに対するウエイト信号を設
け、このウエイト信号が出力されている間、ウエイト信
号に対応したサイクルの終結を待たずに、それ以降のサ
イクルの終結を先に行なえる様にしたものである。
【０００８】更に、本発明のプロセッサでは、逐次処理
が必要な命令に対して、上記のウエイト信号を受け付け
ないように、命令構造の中にウエイト信号を受け付ける
か否かのフラグを付加したものである。
が必要な命令に対して、上記のウエイト信号を受け付け
ないように、命令構造の中にウエイト信号を受け付ける
か否かのフラグを付加したものである。
【０００９】
【作用】本発明のプロセッサは、パイプライン動作中、
ウエイト信号を受け付けると、そのウエイト信号に対応
した命令構造の中のウエイト信号を受け付けるか否かの
フラグを参照し、ウエイト信号を受け付ける命令ならば
、そのサイクルの終結を待たずに次のサイクルを実行す
る。また、パイプライン動作中、命令構造の中のウエイ
ト信号を受け付けるか否かのフラグを参照し、ウエイト
信号を受け付けない命令であれば、そのサイクルが終結
した後、次のサイクルを実行する。
ウエイト信号を受け付けると、そのウエイト信号に対応
した命令構造の中のウエイト信号を受け付けるか否かの
フラグを参照し、ウエイト信号を受け付ける命令ならば
、そのサイクルの終結を待たずに次のサイクルを実行す
る。また、パイプライン動作中、命令構造の中のウエイ
ト信号を受け付けるか否かのフラグを参照し、ウエイト
信号を受け付けない命令であれば、そのサイクルが終結
した後、次のサイクルを実行する。
【００１０】このように、本発明のプロセッサは、ウエ
イト信号及び、命令構造の中にウエイト信号を受け付け
るか否かのフラグを設けることにより、パイプライン中
の任意のサイクルに対して、ウエイト処理を行うことが
でき、より高速処理可能なプロセッサを提供することが
できる。
イト信号及び、命令構造の中にウエイト信号を受け付け
るか否かのフラグを設けることにより、パイプライン中
の任意のサイクルに対して、ウエイト処理を行うことが
でき、より高速処理可能なプロセッサを提供することが
できる。
【００１１】
【実施例】本発明のプロセッサによるパイプライン動作
の一実施例を図面を参照して説明する。
の一実施例を図面を参照して説明する。
【００１２】本実施例におけるプロセッサは、パイプラ
イン動作中最大三つの未処理サイクルを実行できるもの
とする。
イン動作中最大三つの未処理サイクルを実行できるもの
とする。
【００１３】図１は、本発明のプロセッサによる、パイ
プライン動作の特徴的なタイミングチャ−トの一例であ
る。ＡＤＲは、アドレス信号線、ＷＡＥＮは、サイクル
がウエイトを受け付けるか否かのウエイト許可信号線、
ＡＤＶは、アドレス及び、ＷＡＥＮの確定信号線、ＤＡ
ＴＡは、デ−タ信号線、ＤＡＴＶは、デ−タ確定信号線
、ＷＡＩＴは、サイクルウエイト信号線である。さらに
、ＡＤＲ上のＡ０からＡ６は、パイプライン動作中のア
ドレスであり、Ａ０及び、Ａ３は、他のサイクルより時
間の掛るアクセスであり、ウエイトが必要なものである
。ＤＡＴＡ上のＤは、Ａ０サイクルの直前のノンパイプ
ラインサイクルに対応するデ−タである。また、Ｄ０か
らＤ６は、Ａ０からＡ６のサイクルに対応するデ−タで
ある。
プライン動作の特徴的なタイミングチャ−トの一例であ
る。ＡＤＲは、アドレス信号線、ＷＡＥＮは、サイクル
がウエイトを受け付けるか否かのウエイト許可信号線、
ＡＤＶは、アドレス及び、ＷＡＥＮの確定信号線、ＤＡ
ＴＡは、デ−タ信号線、ＤＡＴＶは、デ−タ確定信号線
、ＷＡＩＴは、サイクルウエイト信号線である。さらに
、ＡＤＲ上のＡ０からＡ６は、パイプライン動作中のア
ドレスであり、Ａ０及び、Ａ３は、他のサイクルより時
間の掛るアクセスであり、ウエイトが必要なものである
。ＤＡＴＡ上のＤは、Ａ０サイクルの直前のノンパイプ
ラインサイクルに対応するデ−タである。また、Ｄ０か
らＤ６は、Ａ０からＡ６のサイクルに対応するデ−タで
ある。
【００１４】図２は、本発明のプロセッサを含んだシス
テム構成図の一例である。（１）ＣＰＵは、本発明によ
るプロセッサ、（２）ＢＵＳＣは、プロセッサバス６及
び、Ｉ／Ｏバス７を制御するバスコントロ−ラで、パイ
プライン中のＩ／Ｏアクセスは、基本的にウエイトが必
要であるものとする。また、ＢＵＳＣは、プロセッサバ
スのサイクルを判定し図１のＷＡＩＴ信号をも制御する
。（３）ＭＥＭは、メインメモリ、（４）ＭＡＣは、メ
モリアクセスを制御するメモリアクセスコントロ−ラで
、メモリアクセスは、ウエイトを必要としないものとす
る。（５）Ｉ／Ｏは、Ｉ／Ｏバス７に接続される入出力
装置である。
テム構成図の一例である。（１）ＣＰＵは、本発明によ
るプロセッサ、（２）ＢＵＳＣは、プロセッサバス６及
び、Ｉ／Ｏバス７を制御するバスコントロ−ラで、パイ
プライン中のＩ／Ｏアクセスは、基本的にウエイトが必
要であるものとする。また、ＢＵＳＣは、プロセッサバ
スのサイクルを判定し図１のＷＡＩＴ信号をも制御する
。（３）ＭＥＭは、メインメモリ、（４）ＭＡＣは、メ
モリアクセスを制御するメモリアクセスコントロ−ラで
、メモリアクセスは、ウエイトを必要としないものとす
る。（５）Ｉ／Ｏは、Ｉ／Ｏバス７に接続される入出力
装置である。
【００１５】図３は、本発明のプロセッサの命令構造の
一例を示したものである。ＷＦは、ウエイト可能なサイ
クルか否かの判定フラグで、本実施例では、ＷＦが、１
でウエイト可能サイクル、ＷＦが、０でウエイト不可サ
イクルとする。ＯＰＣは、オペコ−ド、ＳＲＣは、ソ−
スアドレス、ＤＳＴは、デストアドレスである。
一例を示したものである。ＷＦは、ウエイト可能なサイ
クルか否かの判定フラグで、本実施例では、ＷＦが、１
でウエイト可能サイクル、ＷＦが、０でウエイト不可サ
イクルとする。ＯＰＣは、オペコ−ド、ＳＲＣは、ソ−
スアドレス、ＤＳＴは、デストアドレスである。
【００１６】図４は、図１のＡ０からＡ７に対する命令
構造を、図３の命令構造に従い示したものである。以下
、本発明によるプロセッサのパイプライン動作を図１か
ら図４を参照して説明する。
構造を、図３の命令構造に従い示したものである。以下
、本発明によるプロセッサのパイプライン動作を図１か
ら図４を参照して説明する。
【００１７】ＣＰＵは、図４の命令をパイプライン動作
で処理していく。ＣＰＵは、まず、図４の命令０を実行
するため、プロセッサバスのＡＤＲ上にアドレスＡ０を
出力し、さらに、図４に示すとおり、命令０のＷＦが０
なので、ＷＡＥＮを出力せず、ＡＤＶを出力する。ＡＤ
Ｒ上のアドレスＡ０は、図４に示す様にＩ／Ｏアクセス
であるので、ＢＵＳＣは、即座にＩ／Ｏに対してアクセ
スを行う。本実施例におけるプロセッサは、パイプライ
ン動作中最大三つの未処理サイクルを行うことができる
ものであるから、ＣＰＵは、図４の命令１、命令２を実
行し、ＡＤＲ上にアドレスＡ１，Ａ２をそれぞれ出力し
、更に、図４に示すとおり、命令１、命令２は、ＷＦが
１なので、ＷＡＥＮを出力し、さらに、ＡＤＶを出力す
る。この時、ＢＵＳＣは、Ｉ／Ｏアクセスを完了してお
らず、このため、ＣＰＵは、すでにパイプライン動作中
の最大三つの未処理サイクルを実行中のため、次の新し
いサイクルは、行えない。
で処理していく。ＣＰＵは、まず、図４の命令０を実行
するため、プロセッサバスのＡＤＲ上にアドレスＡ０を
出力し、さらに、図４に示すとおり、命令０のＷＦが０
なので、ＷＡＥＮを出力せず、ＡＤＶを出力する。ＡＤ
Ｒ上のアドレスＡ０は、図４に示す様にＩ／Ｏアクセス
であるので、ＢＵＳＣは、即座にＩ／Ｏに対してアクセ
スを行う。本実施例におけるプロセッサは、パイプライ
ン動作中最大三つの未処理サイクルを行うことができる
ものであるから、ＣＰＵは、図４の命令１、命令２を実
行し、ＡＤＲ上にアドレスＡ１，Ａ２をそれぞれ出力し
、更に、図４に示すとおり、命令１、命令２は、ＷＦが
１なので、ＷＡＥＮを出力し、さらに、ＡＤＶを出力す
る。この時、ＢＵＳＣは、Ｉ／Ｏアクセスを完了してお
らず、このため、ＣＰＵは、すでにパイプライン動作中
の最大三つの未処理サイクルを実行中のため、次の新し
いサイクルは、行えない。
【００１８】次にＢＵＳＣは、Ｉ／Ｏアクセスを完了し
、ＤＡＴＡ上にデ−タＤ０を出力し、さらに、ＤＡＴＶ
を出力する。これにより、ＭＡＣは、アドレスＡ１，Ａ
２に対するアクセスを行い、ＤＡＴＡ上にデ−タＤ１，
Ｄ２を次々に出力し、それぞれＤＡＴＶを出力する。ま
た、ＢＵＳＣがＩ／Ｏアクセスを完了したのを受け、Ｃ
ＰＵは、つぎの命令である図４の命令３を実行し、ＡＤ
Ｒ上にアドレスＡ３を出力し、さらに、図４に示すとお
り、命令３は、ＷＦが１なので、ＷＡＥＮを出力しＡＤ
Ｖを出力する。ＢＵＳＣは、ＡＤＲ上のＩ／Ｏアドレス
Ａ３を受け、Ｉ／Ｏアクセスを行うと共に、ＷＡＥＮを
受け、Ｉ／Ｏアクセスが、ウエイトサイクル動作が必要
なため、ＷＡＩＴを出力する。ＣＰＵは、図４の命令３
を実行した後も、パイプライン動作中最大三つの未処理
サイクルが溜るまで、次々に新しいサイクル、命令４、
命令５を実行してゆく。また、ＢＵＳＣが出力したＷＡ
ＩＴを受け、ＣＰＵは、命令３がウエイトサイクルであ
ると認識する。さらに、ＭＡＣは、Ａ３に対するデ−タ
の出力を待たずに、アドレスＡ４，アドレスＡ５に対す
るデ−タＤ４，Ｄ５を出力する。ＢＵＳＣは、命令３に
対するＩ／Ｏアクセスが完了すると、ＷＡＩＴの出力を
中止し、ＭＡＣがデ−タＤ５の出力を完了した後、デ−
タＤ３を出力すると共に、ＤＡＴＶを出力する。
、ＤＡＴＡ上にデ−タＤ０を出力し、さらに、ＤＡＴＶ
を出力する。これにより、ＭＡＣは、アドレスＡ１，Ａ
２に対するアクセスを行い、ＤＡＴＡ上にデ−タＤ１，
Ｄ２を次々に出力し、それぞれＤＡＴＶを出力する。ま
た、ＢＵＳＣがＩ／Ｏアクセスを完了したのを受け、Ｃ
ＰＵは、つぎの命令である図４の命令３を実行し、ＡＤ
Ｒ上にアドレスＡ３を出力し、さらに、図４に示すとお
り、命令３は、ＷＦが１なので、ＷＡＥＮを出力しＡＤ
Ｖを出力する。ＢＵＳＣは、ＡＤＲ上のＩ／Ｏアドレス
Ａ３を受け、Ｉ／Ｏアクセスを行うと共に、ＷＡＥＮを
受け、Ｉ／Ｏアクセスが、ウエイトサイクル動作が必要
なため、ＷＡＩＴを出力する。ＣＰＵは、図４の命令３
を実行した後も、パイプライン動作中最大三つの未処理
サイクルが溜るまで、次々に新しいサイクル、命令４、
命令５を実行してゆく。また、ＢＵＳＣが出力したＷＡ
ＩＴを受け、ＣＰＵは、命令３がウエイトサイクルであ
ると認識する。さらに、ＭＡＣは、Ａ３に対するデ−タ
の出力を待たずに、アドレスＡ４，アドレスＡ５に対す
るデ−タＤ４，Ｄ５を出力する。ＢＵＳＣは、命令３に
対するＩ／Ｏアクセスが完了すると、ＷＡＩＴの出力を
中止し、ＭＡＣがデ−タＤ５の出力を完了した後、デ−
タＤ３を出力すると共に、ＤＡＴＶを出力する。
【００１９】このように、本実施例によれば、パイプラ
イン動作中、処理時間の長く掛るサイクルの終結を待つ
ことなく、それ以降のサイクルを先に終結することがで
きるので、プロセッサの持つ能力をフルに活かすことが
できる。さらに、命令構造の中にウエイトフラグを設け
ることで、サイクル順序の入れ替えを制御することがで
きる。
イン動作中、処理時間の長く掛るサイクルの終結を待つ
ことなく、それ以降のサイクルを先に終結することがで
きるので、プロセッサの持つ能力をフルに活かすことが
できる。さらに、命令構造の中にウエイトフラグを設け
ることで、サイクル順序の入れ替えを制御することがで
きる。
【００２０】
【発明の効果】本発明のプロセッサは、ウエイト信号及
び、命令構造の中にウエイトを受け付けるか否かのフラ
グを設けることにより、パイプライン中の任意のサイク
ルに対して、サイクル順序の入れ替えが行える様になり
、より高速処理が可能なプロセッサを提供することがで
きる。
び、命令構造の中にウエイトを受け付けるか否かのフラ
グを設けることにより、パイプライン中の任意のサイク
ルに対して、サイクル順序の入れ替えが行える様になり
、より高速処理が可能なプロセッサを提供することがで
きる。
【図１】本発明のプロセッサによるパイプライン動作の
特徴的なタイミングチャ−ト、
特徴的なタイミングチャ−ト、
【図２】本発明のプロセッサを含んだシステムブロック
図、
図、
【図３】命令構造の一例の説明図、
【図４】具体的な命令構造の説明図。
ＡＤＲ：アドレス信号線、ＷＡＥＮ：サイクルがウエイ
トを受け付けるか否かのウエイト許可信号線、ＡＤＶ：
アドレス及び、ＷＡＥＮの確定信号線、ＤＡＴＡ：デ−
タ信号線、ＤＡＴＶ：デ−タ確定信号線、ＷＡＩＴ：サ
イクルウエイト信号線。
トを受け付けるか否かのウエイト許可信号線、ＡＤＶ：
アドレス及び、ＷＡＥＮの確定信号線、ＤＡＴＡ：デ−
タ信号線、ＤＡＴＶ：デ−タ確定信号線、ＷＡＩＴ：サ
イクルウエイト信号線。
Claims (3)
- 【請求項１】処理時間の長いサイクルと処理時間の短い
サイクルとが混在するパイプライン処理を行うプロセッ
サにおいて、前記処理時間の長いサイクルの後に、前記
処理時間の短いサイクルがつづく場合、前記処理時間の
長いサイクルの終結を待たずに、前記処理時間の短いサ
イクルの終結を先に行う事ができるサイクル順序入れ替
え可能なパイプライン処理を行うことを特徴とする高速
プロセッサ。 - 【請求項２】請求項１において、サイクル順序の入れ替
えが行われる前記処理時間の長いサイクルに対し、前記
プロセッサは、他のデバイスにより、サイクル順序入れ
替え要求を受け、前記サイクル順序の入れ替えを行うサ
イクル順序入れ替え可能なパイプライン処理をする高速
プロセッサ。 - 【請求項３】請求項１または２において、命令の種類に
より、そのサイクルが、サイクル順序入れ替え可能か否
かを判定するためのフラグを命令構造の中に付加したサ
イクル順序入れ替え可能なパイプライン処理をする高速
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009091A JPH04372018A (ja) | 1991-06-21 | 1991-06-21 | 高速プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15009091A JPH04372018A (ja) | 1991-06-21 | 1991-06-21 | 高速プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04372018A true JPH04372018A (ja) | 1992-12-25 |
Family
ID=15489296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15009091A Pending JPH04372018A (ja) | 1991-06-21 | 1991-06-21 | 高速プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04372018A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007328539A (ja) * | 2006-06-07 | 2007-12-20 | Nec Electronics Corp | バスシステムおよびバススレーブならびにバス制御方法 |
-
1991
- 1991-06-21 JP JP15009091A patent/JPH04372018A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007328539A (ja) * | 2006-06-07 | 2007-12-20 | Nec Electronics Corp | バスシステムおよびバススレーブならびにバス制御方法 |
| US7877533B2 (en) | 2006-06-07 | 2011-01-25 | Renesas Electronics Corporation | Bus system, bus slave and bus control method |
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