JPH04373234A - ディジタル信号受信装置 - Google Patents
ディジタル信号受信装置Info
- Publication number
- JPH04373234A JPH04373234A JP3177355A JP17735591A JPH04373234A JP H04373234 A JPH04373234 A JP H04373234A JP 3177355 A JP3177355 A JP 3177355A JP 17735591 A JP17735591 A JP 17735591A JP H04373234 A JPH04373234 A JP H04373234A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- analog
- output
- code
- digital
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Analogue/Digital Conversion (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、アナログディジタル変
換器を用いるディジタル信号処理形式位相同期型受信装
置に関する。
換器を用いるディジタル信号処理形式位相同期型受信装
置に関する。
【０００２】
【従来の技術】従来例では、アナログディジタル変換器
の前段に設けられる演算増幅器の基準電圧として一定電
圧を用いていた。
の前段に設けられる演算増幅器の基準電圧として一定電
圧を用いていた。
【０００３】
【発明が解決しようとする課題】このような従来のディ
ジタル信号処理形式位相同期型受信装置では、アナログ
ディジタル変換器に前置される演算増幅器の基準電圧の
誤差およびアナログディジタル変換器前段までのアナロ
グミキサで発生するオフセットによりアナログディジタ
ル変換器の入力信号は不要なオフセットを含み、また、
アナログディジタル変換器自身が変換時に発生するオフ
セットも加わり、アナログディジタル変換器の出力コー
ドは不要なオフセットを含み、さらにそのオフセットは
温度変化や経時変化によりドリフトするが、アナログデ
ィジタル変換器の出力コードがオフセットを含むと、本
来必要な入力信号とは異なる信号が入力されたことと等
価になり、最適な動作をしなくなり、感度が低下する欠
点があった。
ジタル信号処理形式位相同期型受信装置では、アナログ
ディジタル変換器に前置される演算増幅器の基準電圧の
誤差およびアナログディジタル変換器前段までのアナロ
グミキサで発生するオフセットによりアナログディジタ
ル変換器の入力信号は不要なオフセットを含み、また、
アナログディジタル変換器自身が変換時に発生するオフ
セットも加わり、アナログディジタル変換器の出力コー
ドは不要なオフセットを含み、さらにそのオフセットは
温度変化や経時変化によりドリフトするが、アナログデ
ィジタル変換器の出力コードがオフセットを含むと、本
来必要な入力信号とは異なる信号が入力されたことと等
価になり、最適な動作をしなくなり、感度が低下する欠
点があった。
【０００４】本発明は、このような欠点を除去するもの
で、感度の低下を抑止して最適動作を図る手段をもつデ
ィジタル信号受信装置を提供することを目的とする。
で、感度の低下を抑止して最適動作を図る手段をもつデ
ィジタル信号受信装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、同相信号およ
び直交信号に対応して二つのアナログディジタル変換器
を備え、二相位相シフトキーイングされた搬送波を復調
するディジタル信号受信装置において、上記アナログデ
ィジタル変換器のそれぞれの前段に設けられ、第一およ
び第二の差動入力端を有し、第一の差動入力端に対応す
るアナログディジタル変換器でアナログディジタル変換
される入力信号が帰還される第一の演算増幅器と、上記
アナログディジタル変換器の出力コードの極性を判定す
る符号判定器と、この符号判定器の出力信号を反転する
反転器と、上記符号判定器の出力信号を積分するアナロ
グ積分器と、上記反転器の出力信号を積分するアナログ
積分器と、このアナログ積分器の出力電圧を差動入力と
し、その出力電圧が上記第一の演算増幅器の第二の差動
入力端に帰還される第二の演算増幅器とを備えたことを
特徴とする。
び直交信号に対応して二つのアナログディジタル変換器
を備え、二相位相シフトキーイングされた搬送波を復調
するディジタル信号受信装置において、上記アナログデ
ィジタル変換器のそれぞれの前段に設けられ、第一およ
び第二の差動入力端を有し、第一の差動入力端に対応す
るアナログディジタル変換器でアナログディジタル変換
される入力信号が帰還される第一の演算増幅器と、上記
アナログディジタル変換器の出力コードの極性を判定す
る符号判定器と、この符号判定器の出力信号を反転する
反転器と、上記符号判定器の出力信号を積分するアナロ
グ積分器と、上記反転器の出力信号を積分するアナログ
積分器と、このアナログ積分器の出力電圧を差動入力と
し、その出力電圧が上記第一の演算増幅器の第二の差動
入力端に帰還される第二の演算増幅器とを備えたことを
特徴とする。
【０００６】
【作用】アナログディジタル変換器のそれぞれの前段に
設けられた第一の演算増幅器が有する差動入力端にアナ
ログディジタル変換器でアナログディジタル変換すべき
入力信号を供給する。アナログディジタル変換器の出力
コードの極性を判定する符号判定器の出力信号を積分し
、また、この符号判定器の出力信号を反転する反転器出
力信号を積分し、これらのアナログ積分器の出力電圧を
差動入力とする第二の演算増幅器の出力電圧を第一の演
算増幅器の第二の入力端に帰還する。これにより、アナ
ログディジタル変換器の入力信号中の直流成分の電圧を
制御し、アナログディジタル変換器の出力コードの平均
値を零とすることができる。
設けられた第一の演算増幅器が有する差動入力端にアナ
ログディジタル変換器でアナログディジタル変換すべき
入力信号を供給する。アナログディジタル変換器の出力
コードの極性を判定する符号判定器の出力信号を積分し
、また、この符号判定器の出力信号を反転する反転器出
力信号を積分し、これらのアナログ積分器の出力電圧を
差動入力とする第二の演算増幅器の出力電圧を第一の演
算増幅器の第二の入力端に帰還する。これにより、アナ
ログディジタル変換器の入力信号中の直流成分の電圧を
制御し、アナログディジタル変換器の出力コードの平均
値を零とすることができる。
【０００７】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１はこの実施例のブロック図である。 図１の実施例はＢＰＳＫの復調を行う受信装置の例であ
り、搬送波再生のためにコスタスループを用いた場合を
示す。
して説明する。図１はこの実施例のブロック図である。 図１の実施例はＢＰＳＫの復調を行う受信装置の例であ
り、搬送波再生のためにコスタスループを用いた場合を
示す。
【０００８】この実施例は、図１に示すように、同相信
号および直交信号に対応して二つのアナログディジタル
変換器６ａおよび６ｂを備え、さらに、本発明の特徴と
する手段として、アナログディジタル変換器６ａおよび
６ｂのそれぞれの前段に設けられ、第一および第二の差
動入力端を有し、第一の差動入力端に対応するアナログ
ディジタル変換器でアナログディジタル変換される入力
信号が帰還される演算増幅器５ａおよび５ｂと、アナロ
グディジタル変換器６ａおよび６ｂの出力コードの極性
を判定する符号判定器８ａおよび８ｂと、この符号判定
器８ａおよび８ｂの出力信号を反転する反転器９ａおよ
び９ｂと、符号判定器８ａおよび８ｂの出力信号を積分
するアナログ積分器である抵抗器１０ａ、１０ｂおよび
コンデンサ１２ａ、１２ｂの組合せ回路と、反転器９ａ
および９ｂの出力信号を積分するアナログ積分器である
抵抗器１１ａ、１１ｂおよびコンデンサ１３ａ、１３ｂ
の組合せ回路と、このアナログ積分器の出力電圧を差動
入力とし、その出力電圧が演算増幅器５ａおよび５ｂの
第二の差動入力端に帰還される演算増幅器１４ａおよび
１４ｂとを備える。
号および直交信号に対応して二つのアナログディジタル
変換器６ａおよび６ｂを備え、さらに、本発明の特徴と
する手段として、アナログディジタル変換器６ａおよび
６ｂのそれぞれの前段に設けられ、第一および第二の差
動入力端を有し、第一の差動入力端に対応するアナログ
ディジタル変換器でアナログディジタル変換される入力
信号が帰還される演算増幅器５ａおよび５ｂと、アナロ
グディジタル変換器６ａおよび６ｂの出力コードの極性
を判定する符号判定器８ａおよび８ｂと、この符号判定
器８ａおよび８ｂの出力信号を反転する反転器９ａおよ
び９ｂと、符号判定器８ａおよび８ｂの出力信号を積分
するアナログ積分器である抵抗器１０ａ、１０ｂおよび
コンデンサ１２ａ、１２ｂの組合せ回路と、反転器９ａ
および９ｂの出力信号を積分するアナログ積分器である
抵抗器１１ａ、１１ｂおよびコンデンサ１３ａ、１３ｂ
の組合せ回路と、このアナログ積分器の出力電圧を差動
入力とし、その出力電圧が演算増幅器５ａおよび５ｂの
第二の差動入力端に帰還される演算増幅器１４ａおよび
１４ｂとを備える。
【０００９】次に、この実施例の動作を説明する。中間
周波数信号は入力端子１からミキサ２に入力される。低
域通過フィルタ３を経たベースバンド信号は、９０°電
力分配器４でＩおよびＱチャネルに分けられ、レベル変
換のための演算増幅器５ａおよび５ｂに入力される。次
にアナログディジタル変換器６ａおよび６ｂでアナログ
ディジタル変換が行われ、符号判定器１９でＩチャネル
信号を符号判定したデータとＱチャネル信号のかけ算が
かけ算器１６で行われて誤差信号が出力される。また、
符号反転器８ａおよび８ｂで取り出されたアナログディ
ジタル変換器の出力の符号と反転器９ａおよび９ｂで符
号を反転した信号とを抵抗１０ａ、１０ｂ、１１ａおよ
び１１ｂ、コンデンサ１２ａ、１２ｂ、１３ａおよび１
３ｂで決まる時定数で積分する。この時点で、符号を積
分した電圧と反転符号を積分した電圧との差としてオフ
セットが抽出される。抽出されたオフセットは演算増幅
器１４ａおよび１４ｂを介して演算増幅器５ａおよび５
ｂの基準電圧として帰還される。かけ算器１６の後段に
はループフィルタ１７および数値制御発振器１８が接続
され、局部発振信号としてミキサ２に入力される。
周波数信号は入力端子１からミキサ２に入力される。低
域通過フィルタ３を経たベースバンド信号は、９０°電
力分配器４でＩおよびＱチャネルに分けられ、レベル変
換のための演算増幅器５ａおよび５ｂに入力される。次
にアナログディジタル変換器６ａおよび６ｂでアナログ
ディジタル変換が行われ、符号判定器１９でＩチャネル
信号を符号判定したデータとＱチャネル信号のかけ算が
かけ算器１６で行われて誤差信号が出力される。また、
符号反転器８ａおよび８ｂで取り出されたアナログディ
ジタル変換器の出力の符号と反転器９ａおよび９ｂで符
号を反転した信号とを抵抗１０ａ、１０ｂ、１１ａおよ
び１１ｂ、コンデンサ１２ａ、１２ｂ、１３ａおよび１
３ｂで決まる時定数で積分する。この時点で、符号を積
分した電圧と反転符号を積分した電圧との差としてオフ
セットが抽出される。抽出されたオフセットは演算増幅
器１４ａおよび１４ｂを介して演算増幅器５ａおよび５
ｂの基準電圧として帰還される。かけ算器１６の後段に
はループフィルタ１７および数値制御発振器１８が接続
され、局部発振信号としてミキサ２に入力される。
【００１０】いま、符号判定器８ａの出力電圧は、アナ
ログディジタル変換器６ａの出力コードが正の値を表す
コードのときには０Ｖ、負の値を表すコードのときには
＋５Ｖであるとし、アナログディジタル変換器の出力コ
ードが正のオフセットを持つ場合を説明すると、符号判
定器１９の出力電圧が＋５Ｖである時間割合より０Ｖで
ある時間割合の法が大きい。すなわち、コンデンサ１２
ａの電圧よりコンデンサ１３ａの電圧の方が大きい。そ
うすると第一の演算増幅器１４ａは第二の演算増幅器５
ａの基準電圧を大きくするようにはたらくので、アナロ
グディジタル変換器６ａの入力信号はオフセットを打ち
消す方向すなわち負の方向に変化する。このように、５
ａ、５ｂ、６ａ、６ｂ、８ａ、８ｂ、９ａ、９ｂ〜１４
ａおよび１４ｂからなる回路はアナログディジタル変換
器の出力コードが正の入力信号を表す時間と負の入力信
号を表す時間の割合が等しくなるように動作する。アナ
ログディジタル変換器の出力コードに含まれるオフセッ
トは、温度変化や経時変化により変動するが、その時間
変化率は本来必要な信号成分の周波数に比べて十分小さ
い。本発明のディジタル信号処理形式位相同期型受信装
置では、オフセットが有するこの性質を利用して、抵抗
１０ａ、１０ｂ、１１ａおよび１１ｂ、コンデンサ１２
ａ、１２ｂ、１３ａおよび１３ｂで決まる時定数をオフ
セットの変動より十分小さくかつ信号成分よりは十分大
きくなるように設計することにより、アナログディジタ
ル変換器の出力コードの平均値を零とする。すなわち、
アナログディジタル変換器の出力コードに含まれるオフ
セットを打ち消すことができる。
ログディジタル変換器６ａの出力コードが正の値を表す
コードのときには０Ｖ、負の値を表すコードのときには
＋５Ｖであるとし、アナログディジタル変換器の出力コ
ードが正のオフセットを持つ場合を説明すると、符号判
定器１９の出力電圧が＋５Ｖである時間割合より０Ｖで
ある時間割合の法が大きい。すなわち、コンデンサ１２
ａの電圧よりコンデンサ１３ａの電圧の方が大きい。そ
うすると第一の演算増幅器１４ａは第二の演算増幅器５
ａの基準電圧を大きくするようにはたらくので、アナロ
グディジタル変換器６ａの入力信号はオフセットを打ち
消す方向すなわち負の方向に変化する。このように、５
ａ、５ｂ、６ａ、６ｂ、８ａ、８ｂ、９ａ、９ｂ〜１４
ａおよび１４ｂからなる回路はアナログディジタル変換
器の出力コードが正の入力信号を表す時間と負の入力信
号を表す時間の割合が等しくなるように動作する。アナ
ログディジタル変換器の出力コードに含まれるオフセッ
トは、温度変化や経時変化により変動するが、その時間
変化率は本来必要な信号成分の周波数に比べて十分小さ
い。本発明のディジタル信号処理形式位相同期型受信装
置では、オフセットが有するこの性質を利用して、抵抗
１０ａ、１０ｂ、１１ａおよび１１ｂ、コンデンサ１２
ａ、１２ｂ、１３ａおよび１３ｂで決まる時定数をオフ
セットの変動より十分小さくかつ信号成分よりは十分大
きくなるように設計することにより、アナログディジタ
ル変換器の出力コードの平均値を零とする。すなわち、
アナログディジタル変換器の出力コードに含まれるオフ
セットを打ち消すことができる。
【００１１】
【発明の効果】本発明は、以上説明したように、アナロ
グディジタル変換器の出力コードにおけるオフセットを
打ち消すことにより、ディジタル信号処理形式位相同期
型受信装置の感度を改善する効果がある。
グディジタル変換器の出力コードにおけるオフセットを
打ち消すことにより、ディジタル信号処理形式位相同期
型受信装置の感度を改善する効果がある。
【図１】本発明実施例の構成を示すブロック構成図。
１ 入力端子
２ ミキサ
３ 低域通過フィルタ
４９０°電力分配器
５ａ、５ｂ、１４ａ、１４ｂ 演算増幅器６ａ、６ｂ
アナログディジタル変換器７ａ、７ｂ 累積加算
器 ９ａ、９ｂ 反転器 １０ａ、１０ｂ、１１ａ、１１ｂ 抵抗器１２ａ、１
２ｂ、１３ａ、１３ｂ コンデンサ８ａ、８ｂ、１９
符号判定器 １６ かけ算器 １７ ループフィルタ １８ 数値制御発振器
アナログディジタル変換器７ａ、７ｂ 累積加算
器 ９ａ、９ｂ 反転器 １０ａ、１０ｂ、１１ａ、１１ｂ 抵抗器１２ａ、１
２ｂ、１３ａ、１３ｂ コンデンサ８ａ、８ｂ、１９
符号判定器 １６ かけ算器 １７ ループフィルタ １８ 数値制御発振器
Claims (1)
- 【請求項１】 同相信号および直交信号に対応して二
つのアナログディジタル変換器を備え、二相位相シフト
キーイングされた搬送波を復調するディジタル信号受信
装置において、上記アナログディジタル変換器のそれぞ
れの前段に設けられ、第一および第二の差動入力端を有
し、第一の差動入力端に対応するアナログディジタル変
換器でアナログディジタル変換される入力信号が帰還さ
れる第一の演算増幅器と、上記アナログディジタル変換
器の出力コードの極性を判定する符号判定器と、この符
号判定器の出力信号を反転する反転器と、上記符号判定
器の出力信号を積分するアナログ積分器と、上記反転器
の出力信号を積分するアナログ積分器と、このアナログ
積分器の出力電圧を差動入力とし、その出力電圧が上記
第一の演算増幅器の第二の差動入力端に帰還される第二
の演算増幅器とを備えたことを特徴とするディジタル信
号受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177355A JPH04373234A (ja) | 1991-06-21 | 1991-06-21 | ディジタル信号受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177355A JPH04373234A (ja) | 1991-06-21 | 1991-06-21 | ディジタル信号受信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373234A true JPH04373234A (ja) | 1992-12-25 |
Family
ID=16029521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177355A Pending JPH04373234A (ja) | 1991-06-21 | 1991-06-21 | ディジタル信号受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373234A (ja) |
-
1991
- 1991-06-21 JP JP3177355A patent/JPH04373234A/ja active Pending
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