JPH0437582B2 - - Google Patents

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JPH0437582B2
JPH0437582B2 JP58042007A JP4200783A JPH0437582B2 JP H0437582 B2 JPH0437582 B2 JP H0437582B2 JP 58042007 A JP58042007 A JP 58042007A JP 4200783 A JP4200783 A JP 4200783A JP H0437582 B2 JPH0437582 B2 JP H0437582B2
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mode transistor
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Description

【発明の詳細な説明】 発明の技術分野 本発明は、ヘテロ接合を有するＥ／Ｄ（エンハ
ンスメント・モード／デイプレツシヨン・モー
ド）構成の半導体装置を製造する方法の改良に関
する。
従来技術と問題点 一般に、Ｅ／Ｄ構成のDCFL（Direct Coupled
FET Logic）は低消費電力で高集積化に適して
いることから、現在、これを化合物半導体を用い
て実現しようとする技術の開発が盛んに行なわれ
ている。
従来、GaAs／AlGaAsヘテロ接合半導体基板
を用い、Ｅ／Ｄ構成の半導体装置を作製する場
合、ゲート電極下の能動層の厚みを変えてＥモー
ドFETとＤモードFETとを作り分けている。
第１図は従来のヘテロ接合半導体基板を表わす
要部切断側面図である。
図に於いて、１は半絶縁性GaAs基板、２はア
ンドープGaAs層（高純度層）、２Ａは電子層、
３はアンドープAlxGa1-xAs層、４はｎ型Alx
Ga1-xAs層（電子供給層）、７はn+型GaAs層（コ
ンタクト層）をそれぞれ示す。
このヘテロ接合半導体基板の代表的なプロフア
イルを例示すると、 図示記号 厚さ〔Å〕 ドープ量〔cm-3〕 ２ 3000 − ３ 60 − ４ 500 １×1018 ７ 500 ２×1018 である。
さて、このヘテロ接合半導体基板にＤモード
FETのゲート部分を形成するには、ウエツト化
学エツチング法を適用してn+型GaAs層７のエツ
チングを行ない所望の厚さになつた時点でエツチ
ングを停止させている。
また、ＥモードFETのゲート部分を形成する
には、CCl2F2ガスを主成分とするエツチヤント
を用いた選択ドライ・エツチング法でn+型GaAs
層７のエツチングを行なうと該エツチングはｎ型
AlxGa1-xAs層４の表面で自動的に停止するので、
ｎ型AlxGa1-xAs層４の厚さをヘテロ接合半導体
基板の形成時に予めＥモードFETに適するよう
に定めておくことに依り均一性が良好な加工をす
ることが出来る。尚、このようにして得られるＥ
モードFETの閾値電圧Vthは約0.1〔Ｖ〕程度であ
る。
ところで、前記したように、ウエツト化学エツ
チング法を適用してＤモードFETの閾値電圧Vth
を高い均一性を維持して制御することは困難であ
ると共にエツチング量をモニタしながらの作業に
なるので工程が複雑になる。また、それに加え、
ＥモードFETとＤモードFETのゲート部分を別
個のエツチング作業で形成することになるので、
この面でも工程が複雑化している。
発明の目的 本発明は、ヘテロ接合半導体基板を使用して
Ｅ／Ｄ構成の半導体装置を製造するに際し、Ｅモ
ードFET及びＤモードFETの両ゲート部分に於
ける閾値調整をする為のエツチングを選択ドラ
イ・エツチング技術を適用して制御性良く、しか
も、同じ工程で行なうことが出来るようにし、こ
の種半導体装置の製造工程の簡略化及びＤモード
FETに於ける閾値電圧Vthの均一性の向上を目的
とするものである。
発明の実施例 第２図は本発明を実施する際に用いるヘテロ接
合半導体基板の一例を表わす要部切断側面図であ
り、第１図に関して説明した部分と同部分は同記
号で指示してある。
このヘテロ接合半導体基板が第１図に見られる
ものと相違する点は、電子供給層であるｎ型Alx
Ga1-xAs層４とコンタクト層であるn+型GaAs層
７との間にＤモードFETの能動層であるｎ型
GaAs層５及びエツチング停止層であるn+型Aly
Ga1-yAs層６を介在させたことである。
ここに於けるn+型AlyGa1-yAs層６は単にドラ
イ・エツチングのエツチング停止に使用するのみ
であり、厚さは100〔Å〕以下で充分である。ま
た、Alのモル比ｙは、層厚にも依るが、100〔Å〕
のときで0.1、100〔Å〕未満のときで0.1を越える
ように選択すると良い。代表的な値としては、厚
さ＝100〔Å〕、ｙ＝0.1である。
ｎ型GaAs層５はＤモードFETの能動層として
使用する場合、通常、厚さ＝1000〔Å〕、不純物濃
度＝1.8×1017〔cm-3程度として良い。
このヘテロ接合半導体基板の代表的なプロフア
イルを例示すると、 図示記号 厚さ〔Å〕 ドープ量〔cm-3〕 ２ 3000 − ３ 60 − ４ 500 １×1018 ５ 1000 1.8×1017 ６ 100 ２×1018 ７ 500 ２×1018 である。このヘテロ接合半導体基板を作製するに
は、半絶縁性GaAs基板１にMBE（molecular
beam epitaxy）法或いはMOCVD（metal
organic chemical vapour deposition）法等の
適宜の技法を適用して実現することができる。
このようなヘテロ接合半導体基板を使用して２
次元電子ガスを利用し高速動作を可能にしたＥモ
ードFET（以下、単にＥモード・ヘテロ接合FET
とする）及びＤモードMES−FETを作製する場
合について第３図を参照しつつ説明する。
ヘテロ接合半導体基板上に例えば厚さ例えば
2000〔Å〕程度の二酸化シリコン（SiO2）膜及
び厚さ例えば4000〔Å〕程度のチタン／金
（Ti／Au）膜からなるマスク膜を形成する 該マスク膜をパターニングしてＥモード・ヘ
テロ接合FET形成予定部分EMとＤモード
MES−FET形成予定部分DMとの境界部分で
あつて該ＤモードMES−FET形成予定部分
DM側に拡がる開口を形成する。
イオン注入法を適用して酸素（O2）を浅く
打ち込み、例えばｎ型GaAs層５までを絶縁化
する。尚、この絶縁化はプロトン照射に依つて
行なうことも可能である。
ＤモードMES−FET形成予定部分DM上の
マスク膜を全て除去し、イオン注入法を適用し
て酸素を深く打ち込み、能動層であるｎ型
GaAs層５の下側を絶縁化する。
このの工程と前記の工程でＤモードMES
−FET形成予定部分DMは横方向にも深さ方向に
も絶縁分離されたことになる。図の砂地部分は絶
縁化された領域を指示している。
前記マスク膜を全て除去してから新たにマス
ク膜を形成し、Ｅモード・ヘテロ接合FET形
成予定部分EMのゲート形成予定部分を選択的
にウエツト化学エツチングして開口を形成す
る。そのエツチングは開口底面のｎ型GaAs層
５の厚さがn+型GaAs層７のそれと略同程度に
なるまで行なう。
マスク膜を除去してから、例えばリアクテイ
ブ・スパツタリング法を適用し、二酸化シリコ
ン膜８を形成する。
フオト・レジストからなるマスク膜を用いて
二酸化シリコン膜８をパターニングしてソース
電極コンタクト窓及びドレイン電極コンタクト
窓を形成する。
フオト・レジスト膜を残した状態で例えば真
空蒸着法或いはリアクテイブ・スパツタリング
法を適用して厚さ3000〔Å〕程度の金・ゲルマ
ニウム／金（Au・Ge／Au）からなる電極金
属膜を形成し、そのフオト・レジスト膜を溶解
することに依りリフト・オフ法に依る前記電極
金属膜のパターニングを行なつてソース電極９
SE及び９SDとドレイン電極９DE及び９DDを
形成する。
適当なマスク膜を使用して二酸化シリコン膜
８のパターニングを行ないゲート電極形成予定
部分に開口を形成する。このとき適用する技術
としてはウエツト化学エツチング法、ドライ・
エツチング法など適宜の技法を採用して良い。
エツチヤントとしてCCl2F2ガスを主成分と
するガスを用い、Ｅモード・ヘテロ接合FET
形成予定部分EMではｎ型GaAs層５の、Ｄモ
ードMES−FET形成予定部分DMではn+型
GaAs層７の選択ドライ・エツチングを行な
う。
このドライ・エツチングは、ｎ型AlxGa1-xAs
層４或いはn+型AlyGa1-yAs層６に到達すると自
動的に停止する。
Å 工程で使用したマスク膜を残したまま例え
ば真空蒸着法或いはリアクテイブ・スパツタリ
ング法にて3000〔Å〕程度のチタン／白金／金
（Ti／白金／Au）からなる電極金属膜を形成
し、その後、前記マスク膜を溶解除去すること
に依り前記電極金属膜のパターニングを行なつ
てゲート電極１０GE及び１０GDを形成する。
第４図は他の実施例を解説する為の半導体装置
の要部切断側面図であり、次に、この図を参照し
つつ説明する。尚、第１図乃至第３図に関して説
明した部分と同部分は同記号で指示してある。
この半導体装置を製造するには、前記実施例に
於ける工程でソース電極コンタクト窓及びドレ
イン電極コンタクト窓を形成してから、フオト・
レジスト膜及び二酸化シリコン膜８をマスクとし
例えばウエツト化学エツチング法を適用してn+
型GaAs層７及びn+型AlyGa1-yAs層６のエツチン
グを行なうことに依り凹所を形成し、該凹所内に
ｎ型GaAs層５の表面を露出させる工程を挿入す
るものである。尚、この外の工程は前記実施例と
変りない。
このようにすると、ソース電極９SE及び９SD
とドレイン電極９DE及び９DDは全てAlを含ま
ないｎ型GaAs層５とコンタクトすることになる
ので、そのコンタクト特性は極めて良好である。
また、本実施例或いは後記する第６図に見られる
実施例に於いても、n+型GaAs層７及びn+型Aly
Ga1-yAs層６の平面的なエツチング面積は必要最
小限に止め、できる限り残すようにしているが、
これは、そのようにすることに依り、ｎ型GaAs
層５或いはｎ型GaAs層５０に於ける抵抗値を低
く維持することができる為である。
第５図は更に他の実施例を解説する為の半導体
装置の要部切断側面図であり、第１図乃至第４図
に関して説明した部分と同部分は同記号で指示し
てあり、また、既出のｎ型GaAs層５に相当する
ｎ型GaAs層の厚さが300〔Å〕程度にしたあるの
で、これを特に記号５０を付してある。
この半導体装置を製造するには、前記実施例に
於ける工程で酸素を深く打ち込んで絶縁化する
ことを止め、ｎ型GaAs層５０の下側には絶縁化
された領域を形成しない。従つて、この半導体装
置では、ＤモードFETもヘテロ接合FETとして
動作し、そのピンチ・オフ電圧Vpは前記ｎ型
GaAs層５０を使用して〜−1.2〔Ｖ〕となる。
この実施例の素子間分離は横方向のみ必要とさ
れるから、前記工程で行なつた酸素の浅い打ち
込みに依る絶縁化以外にメサ・エツチングに依る
分離を行なうことができる。
第６図は更に他の実施例を説明する為の半導体
装置の要部切断側面図であり、第５図に関して説
明した部分と同部分は同記号で指示してある。
この実施例は、第５図に見られる実施例に対し
て第４図に関して説明した技法を施した場合に相
当する。
即ち、二酸化シリコン膜８にソース電極コンタ
クト窓及びドレイン電極コンタクト窓を形成し、
その際に使用したフオト・レジスト膜及び二酸化
シリコン膜８をマスクとし例えばウエツト化学エ
ツチング法を適用してn+型GaAs層７、n+型Aly
Ga1-yAs層６をエツチングし、更に、ｎ型GaAs
層５０の途中までエツチングする構成を採つてい
る。
この実施例に依れば、第４図に見られる実施例
と同様、ソース電極９SE及び９SDとドレイン電
極９DE及び９DDが第４図に於けるｎ型GaAs層
５に相当するｎ型GaAs層５０にコンタクトして
いる。
発明の効果 本発明は、ヘテロ接合を有し２次元電子ガスを
利用して高速動作を可能にした半導体装置を製造
するに際し、Ｅモード・トランジスタの能動層と
Ｄモード・トランジスタの能動層とに於ける閾値
電圧をそれ等の層のエピタキシヤル成長時に於け
るパラメータで決定しておき、ゲート形成予定部
分のエツチングはCCl2F2ガスを主成分とするエ
ツチヤントを用いた選択ドライ・エツチングに依
りＥモード・トランジスタ部分とＤモード・トラ
ンジスタ部分の両者を同時に行なうことが出来る
と共に必要な能動層厚を維持して確実に停止させ
ることが出来るので、Ｅモード・トランジスタ及
びＤモード・トランジスタともに閾値電圧の不均
一は解消され、また、製造工程も簡略化される。
【図面の簡単な説明】
第１図は従来のヘテロ接合半導体基板の要部切
断側面図、第２図は本発明に使用するヘテロ接合
半導体基板の一例を表わす要部切断側面図、第３
図乃至第６図は本発明に於けるそれぞれ異なる実
施例を表わす要部切断側面図である。 図に於いて、１は半絶縁性GaAs基板、２はア
ンドープGaAs層、３はアンドープAlxGa1-yAs
層、４はｎ型AlxGa1-xAs層、５はｎ型GaAs層、
６はn+型AlyGa1-yAs層、７はn+GaAs層、８は
二酸化シリコン膜、９SE及び９SDはソース電
極、９DE及び９DDはドレイン電極である。

Claims (1)

  1. 【特許請求の範囲】 １ ヘテロ接合を有し２次元電子ガスを利用して
    高速動作を可能にした半導体装置であつて、該半
    導体装置は２次元電子ガスを利用するエンハンス
    メント・モード・トランジスタ（前者）と、デイ
    プレツシヨン・モード・トランジスタ（後者）と
    を含み、前者のトランジスタはエンハンスメン
    ト・モード・トランジスタの能動層であるAlx
    Ga1-xAsからなる電子供給層を有し、後者のトラ
    ンジスタは該電子供給層の上に積層された能動層
    であるGaAs層及びAlyGa1-yAsからなるエツチン
    グ停止層を有し、該AlxGa1-xAs能動層及びAly
    Ga1-yAsエツチング停止層上にエンハンスメン
    ト・モード・トランジスタとデイプレツシヨン・
    モード・トランジスタの各々のゲート電極となる
    電極金属が形成されてなることを特徴とする半導
    体装置。 ２ 前記デイプレツシヨン・モード・トランジス
    タがMES−FETであることを特徴とする特許請
    求の範囲第１項記載の半導体装置。 ３ 前記デイプレツシヨン・モード・トランジス
    タが２次元電子ガスを利用したトランジスタであ
    ることを特徴とする特許請求の範囲第１項記載の
    半導体装置。 ４ 前記電極金属が同一の金属構成を有すること
    を特徴とする特許請求の範囲第１項記載の半導体
    装置。 ５ ヘテロ接合を有し２次元電子ガスを利用して
    高速動作を可能にした半導体装置であつて、該半
    導体装置は２次元電子ガスを利用するエンハンス
    メント・モード・トランジスタ（前者）と、デイ
    プレツシヨン・モード・トランジスタ（後者）と
    を含み、前者のトランジスタはエンハンスメン
    ト・モード・トランジスタの能動層であるAlx
    Ga1-xAsからなる電子供給層とその上に積層され
    たGaAsからなるコンタクト層を有し、後者のト
    ランジスタは該電子供給層並びに該GaAsコンタ
    クト層からなる能動層並びにAlyGa1-yAsからな
    るエツチング停止層を有し、該AlxGa1-xAs能動
    層及びAlyGa1-yAsエツチング停止層上にエンハ
    ンスメント・モード・トランジスタとデイプレツ
    シヨン・モード・トランジスタの各々のゲート電
    極となる電極金属が形成されてなることを特徴と
    する半導体装置。 ６ ヘテロ接合を有し２次元電子ガスを利用して
    高速動作を可能にした半導体装置を製造する方法
    に於いて、エンハンスメント・モード・トランジ
    スタの能動層となるAlxGa1-xAsからなる電子供
    給層上に少なくともデイプレツシヨン・モード・
    トランジスタの能動層となりエンハンスメント・
    モード・トランジスタの該電子供給層に対するコ
    ンタクト層ともなるGaAs層及びAlyGa1-yAsから
    なるエツチング停止層並びにデイプレツシヨン・
    モード・トランジスタのコンタクト層である
    GaAs層をこの順序に形成し、その後、エンハン
    スメント・モード・トランジスタのゲート形成予
    定部分に於ける前記GaAs層の途中までエツチン
    グして一部を残しておき、同一のドライ・エツチ
    ング工程を適用して、エンハンスメント・モー
    ド・トランジスタ部分でのGaAsコンタクト層と
    デイプレツシヨン・モード・トランジスタのコン
    タクト層であるGaAs層を同時にエツチングし、
    このエツチングを該電子供給層及びエツチング停
    止層で停止させる工程が含まれてなることを特徴
    とする半導体装置の製造方法。 ７ 前記ドライ・エツチング工程に引き続き、同
    一の金属構成を有する電極金属を被着して、エン
    ハンスメント・モード・トランジスタとデイプレ
    ツシヨン・モード・トランジスタのゲート電極
    を、GaAsコンタクト層に密接して形成する工程
    が付加されてなることを特徴とする特許請求の範
    囲第６項記載の半導体装置の製造方法。
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