JPH0441392Y2 - - Google Patents
Info
- Publication number
- JPH0441392Y2 JPH0441392Y2 JP1985153227U JP15322785U JPH0441392Y2 JP H0441392 Y2 JPH0441392 Y2 JP H0441392Y2 JP 1985153227 U JP1985153227 U JP 1985153227U JP 15322785 U JP15322785 U JP 15322785U JP H0441392 Y2 JPH0441392 Y2 JP H0441392Y2
- Authority
- JP
- Japan
- Prior art keywords
- flag
- instruction
- flip
- reset
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、量産用ワンチツプマイクロコンピユ
ータにプログラムを書き込む前に、プログラムの
評価を行うためのデバツグ装置に関する。
ータにプログラムを書き込む前に、プログラムの
評価を行うためのデバツグ装置に関する。
(ロ) 従来の技術
一般に、ワンチツプマイクロコンピユータは、
プログラムを記憶するROM（リード・オンリ
ー・メモリ）を内蔵しており、ユーザー等が予め
作成したプログラムがワンチツプマイクロコンピ
ユータの製造時にマスクによつて書き込まれる。
そこで、プログラムを開発する場合、あるいは、
プログラムを評価する場合には、量産用のワンチ
ツプマイクロコンピユータと略同一機能を有した
エバリユエーシヨンチツプと呼ばれるマイクロコ
ンピユータを使用したデバツグ装置を利用してい
る。
プログラムを記憶するROM（リード・オンリ
ー・メモリ）を内蔵しており、ユーザー等が予め
作成したプログラムがワンチツプマイクロコンピ
ユータの製造時にマスクによつて書き込まれる。
そこで、プログラムを開発する場合、あるいは、
プログラムを評価する場合には、量産用のワンチ
ツプマイクロコンピユータと略同一機能を有した
エバリユエーシヨンチツプと呼ばれるマイクロコ
ンピユータを使用したデバツグ装置を利用してい
る。
ところで、従来のエバリユエーシヨンチツプ
は、量産用ワンチツプマイクロコンピユータの入
出力端子の他に、命令コードを外部から印加する
ための端子、内部のプログラムカウンタ等のデー
タを出力するための端子、及び、各種の制御端子
が設けられる。プログラムの評価をする場合に
は、デバツグ装置の記憶回路内に記憶されたプロ
グラム順次読み出して、エバリユエーシヨンチツ
プの端子に命令コードを印加して実行させ、その
結果を入出力端子あるいは内部のRAMのデータ
を読み出して動作をチエツクしている。
は、量産用ワンチツプマイクロコンピユータの入
出力端子の他に、命令コードを外部から印加する
ための端子、内部のプログラムカウンタ等のデー
タを出力するための端子、及び、各種の制御端子
が設けられる。プログラムの評価をする場合に
は、デバツグ装置の記憶回路内に記憶されたプロ
グラム順次読み出して、エバリユエーシヨンチツ
プの端子に命令コードを印加して実行させ、その
結果を入出力端子あるいは内部のRAMのデータ
を読み出して動作をチエツクしている。
上述のことは本願出願人が昭和55年２月15日に
発行したマイコン資料シリーズNo.３「LM6499マ
ニユアル」に記載されている。
発行したマイコン資料シリーズNo.３「LM6499マ
ニユアル」に記載されている。
(ハ) 考案が解決しようとする問題点
ところが、上述のエバリユエーシヨンチツプを
使用した場合、フラグの状態を例えば表示装置に
表示させてチエツクすることはできないので、フ
ラグの動作をチエツクするためには、その後のプ
ログラムを実行させて取り出されるデータ等から
判断するよりなかつた。一方、フラグの出力を外
部に取り出すためには、その出力端子が設けられ
た専用のエバリユエーシヨンチツプを作成しなけ
ればならず、設計等に時間がかかる欠点があつ
た。
使用した場合、フラグの状態を例えば表示装置に
表示させてチエツクすることはできないので、フ
ラグの動作をチエツクするためには、その後のプ
ログラムを実行させて取り出されるデータ等から
判断するよりなかつた。一方、フラグの出力を外
部に取り出すためには、その出力端子が設けられ
た専用のエバリユエーシヨンチツプを作成しなけ
ればならず、設計等に時間がかかる欠点があつ
た。
(ニ) 問題点を解決するための手段
本考案は上述した点に鑑みて為されたものであ
り、エバリユエーシヨンチツプに命令コードを与
えるプログラム記憶回路と、該プログラム記憶回
路から前記エバリユエーシヨンチツプに与えられ
る命令が同時に印加され、フラグのセツトあるい
はリセツト命令を解読するインストラクシヨンデ
コーダと、該インストラクシヨンデコーダから出
力されるフラグのセツト及びリセツト信号が印加
される複数のフリツプフロツプと、該フリツプフ
ロツプの内容を表示する複数の表示回路とを備え
たデバツグ装置であり、表示回路の表示状態によ
つてエバリユエーシヨンチツプのフラグ状態がモ
ニタできるものである。
り、エバリユエーシヨンチツプに命令コードを与
えるプログラム記憶回路と、該プログラム記憶回
路から前記エバリユエーシヨンチツプに与えられ
る命令が同時に印加され、フラグのセツトあるい
はリセツト命令を解読するインストラクシヨンデ
コーダと、該インストラクシヨンデコーダから出
力されるフラグのセツト及びリセツト信号が印加
される複数のフリツプフロツプと、該フリツプフ
ロツプの内容を表示する複数の表示回路とを備え
たデバツグ装置であり、表示回路の表示状態によ
つてエバリユエーシヨンチツプのフラグ状態がモ
ニタできるものである。
(ホ) 作用
上述の手段によれば、プログラムのデバツグ中
のフラグのセツト命令あるいはリセツト命令がプ
ログラム記憶装置から取り出されると、このセツ
ト命令あるいはリセツト命令は、エバリユエーシ
ヨンチツプに印加されると共にデバツグ装置内の
インストラクシヨンデコーダに印加される。そし
て、インストラクシヨンデコーダに於いて、セツ
ト命令あるいはリセツト命令が解読されるとセツ
ト信号あるいはリセツト信号が発生し、相当する
フリツプフロツプのセツト又はリセツトが為され
る。このフリツプフロツプの出力は表示回路によ
つて表示される。
のフラグのセツト命令あるいはリセツト命令がプ
ログラム記憶装置から取り出されると、このセツ
ト命令あるいはリセツト命令は、エバリユエーシ
ヨンチツプに印加されると共にデバツグ装置内の
インストラクシヨンデコーダに印加される。そし
て、インストラクシヨンデコーダに於いて、セツ
ト命令あるいはリセツト命令が解読されるとセツ
ト信号あるいはリセツト信号が発生し、相当する
フリツプフロツプのセツト又はリセツトが為され
る。このフリツプフロツプの出力は表示回路によ
つて表示される。
(ヘ) 実施例
図は本考案の実施例を示す回路図であり、１は
エバリユエーシヨンチツプ、２はプログラム記憶
回路、３はインストラクシヨンデコーダ、４，
５，６，７はフリツプフロツプ、８は表示回路、
９はイニシヤル設定回路である。
エバリユエーシヨンチツプ、２はプログラム記憶
回路、３はインストラクシヨンデコーダ、４，
５，６，７はフリツプフロツプ、８は表示回路、
９はイニシヤル設定回路である。
エバリユエーシヨンチツプ１は、命令コードが
印加される外部端子が設けられてあり、その外部
端子はプログラム記憶回路２からのインストラク
シヨンバス１０に接続される。プログラム記憶回
路２は、例えばEPROM等で構成され、予め作成
された評価すべきプログラムが書き込まれてお
り、プログラム記憶回路２の出力はインストラク
シヨンバス１０に接続される。インストラクシヨ
ンバス１０は８ビツトで構成され、インストラク
シヨンデコーダ３にも接続される。インストラク
シヨンデコーダ３は、８ビツトから成る命令コー
ドの上位４ビツトIR４〜IR７を入力してフラグ
のセツト命令であるかリセツト命令であるかを検
出するANDゲート１１及び１２と、命令コード
の下位４ビツトIR０〜IR３で指定されるフラグ
をセツトあるいはリセツトするためにセツト検出
信号FSETあるいはリセツト検出信号FRESの送出を
制御するANDゲート１３乃至２０を有している。
このANDゲート１３乃至２０の各出力は、セツ
ト信号SETあるいはリセツト信号RESとしてフ
ラグであるフリツプフロツプ４，５，６，７の各
セツト入力Ｓとリセツト入力Ｒに印加される。表
示回路８は、フリツプフロツプ４，５，６，７の
各出力Ｑによつて制御されるドライバ用のＮチヤ
ンネル型のMOSFET２１乃至２４と、
MOSFET２１乃至２４で駆動されるLED２５乃
至２８とから構成される。従つて、フリツプフロ
ツプ４乃至７の出力が“０”であればLED２５
乃至２８は発光せず“１”であるときLED２５
乃至２８が発光する。一方、イニシヤル設定回路
９は、エバリユエーシヨンチツプ１に印加される
イニシヤルクリア信号INTが印加され、その信
号INTに従つてフリツプフロツプ４乃至７をエ
バリユエーシヨンチツプ１内のフラグと同じ初期
状態にする回路である。
印加される外部端子が設けられてあり、その外部
端子はプログラム記憶回路２からのインストラク
シヨンバス１０に接続される。プログラム記憶回
路２は、例えばEPROM等で構成され、予め作成
された評価すべきプログラムが書き込まれてお
り、プログラム記憶回路２の出力はインストラク
シヨンバス１０に接続される。インストラクシヨ
ンバス１０は８ビツトで構成され、インストラク
シヨンデコーダ３にも接続される。インストラク
シヨンデコーダ３は、８ビツトから成る命令コー
ドの上位４ビツトIR４〜IR７を入力してフラグ
のセツト命令であるかリセツト命令であるかを検
出するANDゲート１１及び１２と、命令コード
の下位４ビツトIR０〜IR３で指定されるフラグ
をセツトあるいはリセツトするためにセツト検出
信号FSETあるいはリセツト検出信号FRESの送出を
制御するANDゲート１３乃至２０を有している。
このANDゲート１３乃至２０の各出力は、セツ
ト信号SETあるいはリセツト信号RESとしてフ
ラグであるフリツプフロツプ４，５，６，７の各
セツト入力Ｓとリセツト入力Ｒに印加される。表
示回路８は、フリツプフロツプ４，５，６，７の
各出力Ｑによつて制御されるドライバ用のＮチヤ
ンネル型のMOSFET２１乃至２４と、
MOSFET２１乃至２４で駆動されるLED２５乃
至２８とから構成される。従つて、フリツプフロ
ツプ４乃至７の出力が“０”であればLED２５
乃至２８は発光せず“１”であるときLED２５
乃至２８が発光する。一方、イニシヤル設定回路
９は、エバリユエーシヨンチツプ１に印加される
イニシヤルクリア信号INTが印加され、その信
号INTに従つてフリツプフロツプ４乃至７をエ
バリユエーシヨンチツプ１内のフラグと同じ初期
状態にする回路である。
そこで、図に於いて、プログラムのデバツクを
行う際には、プログラム記憶回路２のアドレスを
指定し命令コードを読み出して、エバリユエーシ
ヨンチツプ１及びインストラクシヨンデコーダ３
に印加する。このとき、アドレスデータは、エバ
リユエーシヨンチツプ１のプログラムカウンタか
ら取り出したデータ、あるいは、デバツグ装置内
に設けられたプログラムカウンタ（図示せず）の
データである。次に、プログラム記憶回路２から
読み出された命令コードがフラグのセツト命令
「11110010」であつたとすると、インストラクシ
ヨンデコーダ３のANDゲート１１出力FSETが
“１”となり、IR１が印加されたANDゲート１
７の出力SETが“１”となる。従つて、フリツ
プフロツプ６がセツトされ、その出力Ｑ“１”に
よりMOSFET２３がオンとなつてLED２７が点
灯する。これにより、IR１で指定されたフラグ
が“１”であることが確認できる。この状態でフ
ラグのリセツト命令「11100010」が読み出される
と、インストラクシヨンデコーダ３のANDゲー
ト１２出力FRESが“１”となり、IR１が印加され
たANDゲート１８の出力RESが“１”となるた
め、セツト状態にあつたフリツプフロツプ６がリ
セツトされる。従つて、フリツプフロツプ６の出
力“０”によりMOSFET２３がオフとなつて
LED２７が消灯し、IR１で指定されたフラグが
リセツトされたことが確認される。
行う際には、プログラム記憶回路２のアドレスを
指定し命令コードを読み出して、エバリユエーシ
ヨンチツプ１及びインストラクシヨンデコーダ３
に印加する。このとき、アドレスデータは、エバ
リユエーシヨンチツプ１のプログラムカウンタか
ら取り出したデータ、あるいは、デバツグ装置内
に設けられたプログラムカウンタ（図示せず）の
データである。次に、プログラム記憶回路２から
読み出された命令コードがフラグのセツト命令
「11110010」であつたとすると、インストラクシ
ヨンデコーダ３のANDゲート１１出力FSETが
“１”となり、IR１が印加されたANDゲート１
７の出力SETが“１”となる。従つて、フリツ
プフロツプ６がセツトされ、その出力Ｑ“１”に
よりMOSFET２３がオンとなつてLED２７が点
灯する。これにより、IR１で指定されたフラグ
が“１”であることが確認できる。この状態でフ
ラグのリセツト命令「11100010」が読み出される
と、インストラクシヨンデコーダ３のANDゲー
ト１２出力FRESが“１”となり、IR１が印加され
たANDゲート１８の出力RESが“１”となるた
め、セツト状態にあつたフリツプフロツプ６がリ
セツトされる。従つて、フリツプフロツプ６の出
力“０”によりMOSFET２３がオフとなつて
LED２７が消灯し、IR１で指定されたフラグが
リセツトされたことが確認される。
このように、デバツグ装置自身によつてLED
２５乃至２８の点灯及び消灯状況によつて、エバ
リユエーシヨンチツプ１のフラグの状態がモニタ
できる。
２５乃至２８の点灯及び消灯状況によつて、エバ
リユエーシヨンチツプ１のフラグの状態がモニタ
できる。
(ト) 考案の効果
上述の如く本考案によれば、フラグモニタ用の
専用端子を設けたエバリユエーシヨンチツプを設
計及び製造する必要がなく、デバツグ装置自身で
フラグのモニタができるため、プログラムの評価
に有効であり、短期間でのデバツグが行える。よ
つて、プログラム作成からワンチツプマイクロコ
ンピユータの生産までの期間が短縮される利点を
有している。
専用端子を設けたエバリユエーシヨンチツプを設
計及び製造する必要がなく、デバツグ装置自身で
フラグのモニタができるため、プログラムの評価
に有効であり、短期間でのデバツグが行える。よ
つて、プログラム作成からワンチツプマイクロコ
ンピユータの生産までの期間が短縮される利点を
有している。
図は本考案の実施例を示す回路図である。
主な図番の説明、１……エバリユエーシヨンチ
ツプ、２……プログラム記憶装置、３……インス
トラクシヨンデコーダ、４，５，６，７……フリ
ツプフロツプ、８……表示回路、９……イニシヤ
ル設定回路。
ツプ、２……プログラム記憶装置、３……インス
トラクシヨンデコーダ、４，５，６，７……フリ
ツプフロツプ、８……表示回路、９……イニシヤ
ル設定回路。
Claims (1)
- 量産用ワンチツプマイクロコンピユータと、略
同一機能を有するエバリユエーシヨンチツプを使
用し、プログラムの評価を行うデバツグ装置に於
いて、前記エバリユエーシヨンチツプに命令コー
ドを与えるプログラム記憶回路と、該プログラム
記憶回路から前記エバリユエーシヨンチツプに与
えられる命令が同時に印加され、フラグのセツト
あるいはリセツト命令を解読するインストラクシ
ヨンデコーダと、該インストラクシヨンデコーダ
から出力されるフラグのセツト及びリセツト信号
が印加される複数のフリツプフロツプと、該フリ
ツプフロツプの内容を表示する複数の表示回路と
を備え、前記インストラクシヨンデコーダは、前
記命令コードの所定ビツトに基づいてフラグをセ
ツト又はリセツトするための検出信号を発生し、
前記命令コードの残余ビツトに基づいてフラグを
指定すると共に前記検出信号に基づいて前記指定
されたフラグに対応する前記フリツプフロツプを
セツト又はリセツトするものであり、フラグの状
態を指示するための命令コードをデコードして得
られた前記フラグの状態を前記複数の表示回路で
モニタすることを特徴とするマイクロコンピユー
タのデバツグ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985153227U JPH0441392Y2 (ja) | 1985-10-07 | 1985-10-07 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985153227U JPH0441392Y2 (ja) | 1985-10-07 | 1985-10-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6262358U JPS6262358U (ja) | 1987-04-17 |
| JPH0441392Y2 true JPH0441392Y2 (ja) | 1992-09-29 |
Family
ID=31071919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985153227U Expired JPH0441392Y2 (ja) | 1985-10-07 | 1985-10-07 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0441392Y2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55138150A (en) * | 1979-04-17 | 1980-10-28 | Toshiba Mach Co Ltd | Debugging unit of microcomputer |
| JPS57152053A (en) * | 1981-03-14 | 1982-09-20 | Okuma Mach Works Ltd | Program tracing device |
| JPS5829048A (ja) * | 1981-08-13 | 1983-02-21 | Omron Tateisi Electronics Co | プログラマブルコントロ−ラ |
-
1985
- 1985-10-07 JP JP1985153227U patent/JPH0441392Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6262358U (ja) | 1987-04-17 |
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