JPH04420Y2 - - Google Patents
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- JPH04420Y2 JPH04420Y2 JP11230884U JP11230884U JPH04420Y2 JP H04420 Y2 JPH04420 Y2 JP H04420Y2 JP 11230884 U JP11230884 U JP 11230884U JP 11230884 U JP11230884 U JP 11230884U JP H04420 Y2 JPH04420 Y2 JP H04420Y2
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- JP
- Japan
- Prior art keywords
- circuit
- sense
- switch
- timing pulse
- line
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- 238000001514 detection method Methods 0.000 claims description 23
- 239000011159 matrix material Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000005856 abnormality Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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Description
【考案の詳細な説明】
（考案の技術分野）
本考案は、センス回路からのセンス信号及び検
出タイミングパルスを入力してエラー判断する論
理回路を設け、センス回路の故障を検出すること
により、スイツチ読取回路の誤動作チエツクを行
なうようにしたスイツチ誤読取検出回路に関す
る。
出タイミングパルスを入力してエラー判断する論
理回路を設け、センス回路の故障を検出すること
により、スイツチ読取回路の誤動作チエツクを行
なうようにしたスイツチ誤読取検出回路に関す
る。
（考案の技術的背景とその問題点）
第１図は従来のスイツチ読取回路の一例を示す
図であり、読込タイミング発生回路２Ａから出力
される読込タイミングパルスＴ１及びＴ２を入力
して駆動するドライブ回路３Ａにより、マトリク
ススイツチを構成するダイオード付スイツチ１
１，１２，２１及び２２の制御をドライブ線３１
Ａ及び３２Ａを介して行なう。ドライブ回路３Ａ
は読込タイミングパルスＴ１及びＴ２を読込むタ
イミング時に駆動され、読込タイミングパルスＴ
１又はＴ２の入力時にドライブ線３１Ａ又は３２
Ａをグランド電位に保持するようになつている。
また、読込タイミング発生回路２Ａは、マトリク
ススイツチのコモン線（ドライブ線３１Ａ，３２
Ａ）を２つ以上同時にグランド電位に駆動するこ
とを防止する回路であり、一般的には公知技術で
あるCPUのアドレスデコード回路で構成されて
いる。マトリクススイツチを構成するスイツチ１
１〜１２は、接点スイツチSW１１〜SW２２と
直列に接続されたダイオードで成り、接点スイツ
チSW１１〜SW２２はそれぞれON（閉状態）又
はOFF（開状態）になる。そして、あるスイツチ
がONになると、そのスイツチが接続されている
センス線４１Ａ，４２ＡはLOW（低いレベルの出
力；以下、”Ｌ”とする）の信号を出力し、接続
されているスイツチがOFF状態であれば、セン
ス線４１Ａ及び４２ＡはHIGH（高いレベルの出
力；以下、”Ｈ”とする）の信号を出力する。セ
ンス線４１Ａ及び４２Ａの”Ｈ”，”Ｌ”はセンス
回路４で読取られ、CPU（中央処理装置）のイン
タフエースとしてのCPU入力回路１に送られる
ようになつている。
図であり、読込タイミング発生回路２Ａから出力
される読込タイミングパルスＴ１及びＴ２を入力
して駆動するドライブ回路３Ａにより、マトリク
ススイツチを構成するダイオード付スイツチ１
１，１２，２１及び２２の制御をドライブ線３１
Ａ及び３２Ａを介して行なう。ドライブ回路３Ａ
は読込タイミングパルスＴ１及びＴ２を読込むタ
イミング時に駆動され、読込タイミングパルスＴ
１又はＴ２の入力時にドライブ線３１Ａ又は３２
Ａをグランド電位に保持するようになつている。
また、読込タイミング発生回路２Ａは、マトリク
ススイツチのコモン線（ドライブ線３１Ａ，３２
Ａ）を２つ以上同時にグランド電位に駆動するこ
とを防止する回路であり、一般的には公知技術で
あるCPUのアドレスデコード回路で構成されて
いる。マトリクススイツチを構成するスイツチ１
１〜１２は、接点スイツチSW１１〜SW２２と
直列に接続されたダイオードで成り、接点スイツ
チSW１１〜SW２２はそれぞれON（閉状態）又
はOFF（開状態）になる。そして、あるスイツチ
がONになると、そのスイツチが接続されている
センス線４１Ａ，４２ＡはLOW（低いレベルの出
力；以下、”Ｌ”とする）の信号を出力し、接続
されているスイツチがOFF状態であれば、セン
ス線４１Ａ及び４２ＡはHIGH（高いレベルの出
力；以下、”Ｈ”とする）の信号を出力する。セ
ンス線４１Ａ及び４２Ａの”Ｈ”，”Ｌ”はセンス
回路４で読取られ、CPU（中央処理装置）のイン
タフエースとしてのCPU入力回路１に送られる
ようになつている。
なお、センス回路４は一般的には抵抗でプルア
ツプされており、公知の回路構成である（例え
ば、オーム社発行の情報処理学会編”電子計算機
ハンドブツク”、大河出版発行の研野和人、稲葉
清衞門著”数値制御工作機械”）。
ツプされており、公知の回路構成である（例え
ば、オーム社発行の情報処理学会編”電子計算機
ハンドブツク”、大河出版発行の研野和人、稲葉
清衞門著”数値制御工作機械”）。
このようなスイツチ読取回路において、連続し
てセンス線４１Ａ及び４２Ａの信号の読取を行な
う際、各回路あるいはスイツチ等の故障等のチエ
ツクができない欠点があつた。つまり、電源投入
時等に、操作されていない状態でセンス回路４及
びスイツチ１１〜２２の状態を読込み、操作され
ていない状態ではOFFであることのチエツクし
かできなかつた。
てセンス線４１Ａ及び４２Ａの信号の読取を行な
う際、各回路あるいはスイツチ等の故障等のチエ
ツクができない欠点があつた。つまり、電源投入
時等に、操作されていない状態でセンス回路４及
びスイツチ１１〜２２の状態を読込み、操作され
ていない状態ではOFFであることのチエツクし
かできなかつた。
（考案の目的）
本考案は上述のような事情からなされたもので
あり、センス回路からのセンス信号及び検出タイ
ミングパルスを入力してエラーを判断する論理回
路を設け、センス回路の故障を検出することによ
り、スイツチ読取回路のチエツクを行なうことが
できるようにしたスイツチ誤読取検出回路を提供
することを目的としている。
あり、センス回路からのセンス信号及び検出タイ
ミングパルスを入力してエラーを判断する論理回
路を設け、センス回路の故障を検出することによ
り、スイツチ読取回路のチエツクを行なうことが
できるようにしたスイツチ誤読取検出回路を提供
することを目的としている。
（考案の概要）
本考案はスイツチ誤読取検出回路に関するもの
で、CPUのアドレスデコードによつて読込タイ
ミングパルス及び検出タイミングパルスをサイク
リツクに出力するタイミングパルス発生回路と、
前記読込タイミングパルスを入力すると共に、出
力部にドライブ線を接続されたドライブ回路と、
スイツチ線を接続され、前記スイツチ線に対応し
てセンス信号を出力するセンス回路と、前記ドラ
イブ線及びセンス線の各交叉部にダイオード付ス
イツチを接続されて成るダイオードマトリクス
と、前記センス信号及び検出タイミングパルスを
入力し、前記センス信号の否定の論理和出力と前
記検出タイミングパルスとの論理積を求めてエラ
ー信号を出力する論理回路とを具え、前記エラー
信号の出力によつて前記センス回路の故障を検出
するようにしたものである。
で、CPUのアドレスデコードによつて読込タイ
ミングパルス及び検出タイミングパルスをサイク
リツクに出力するタイミングパルス発生回路と、
前記読込タイミングパルスを入力すると共に、出
力部にドライブ線を接続されたドライブ回路と、
スイツチ線を接続され、前記スイツチ線に対応し
てセンス信号を出力するセンス回路と、前記ドラ
イブ線及びセンス線の各交叉部にダイオード付ス
イツチを接続されて成るダイオードマトリクス
と、前記センス信号及び検出タイミングパルスを
入力し、前記センス信号の否定の論理和出力と前
記検出タイミングパルスとの論理積を求めてエラ
ー信号を出力する論理回路とを具え、前記エラー
信号の出力によつて前記センス回路の故障を検出
するようにしたものである。
（考案の実施例）
第２図は本考案の一実施例を第１図に対応させ
て示す図である。タイミングパルス発生回路２
は、読込タイミングパルスＴ１，Ｔ２及び検出タ
イミングパルスをそれぞれドライブ線３１Ｂ，３
２Ｂの駆動用ドライブ回路３Ｂ及びエラー検出用
AND（論理積）回路６に対してサイクリツクに発
生するための回路であり、読込タイミングパルス
Ｔ１，Ｔ２及び検出タイミングパルスＴ３は第３
図Ａ〜Ｃに示すように重複しないように順次発生
される。ドライブ回路３Ｂは読込タイミングパル
スＴ１又はＴ２が送られて来た時にそれぞれドラ
イブ線３１Ａ又は３２Ｂを駆動し、ドライブ線３
１Ｂはスイツチ１１及び２１を、ドライブ線３２
Ｂはスイツチ１２及び２２をそれぞれON状態に
する。このため、どちらの場合もセンス線４１Ｂ
及び４２Ｂは共にスイツチの状態によりONなら
ば”Ｌ”、OFFならば”Ｈ”を出力する。検出タ
イミングパルスＴ３が送られている時には、全て
の回路が正常に動作していればOFF状態となり、
センス線４１及び４２Ｂは”Ｈ”を出力する。し
かしながら、センス回路４が故障等によりON状
態のままになつていると、センス線（この例では
センス線４２Ｂ）が”Ｌ”を出力することにな
る。
て示す図である。タイミングパルス発生回路２
は、読込タイミングパルスＴ１，Ｔ２及び検出タ
イミングパルスをそれぞれドライブ線３１Ｂ，３
２Ｂの駆動用ドライブ回路３Ｂ及びエラー検出用
AND（論理積）回路６に対してサイクリツクに発
生するための回路であり、読込タイミングパルス
Ｔ１，Ｔ２及び検出タイミングパルスＴ３は第３
図Ａ〜Ｃに示すように重複しないように順次発生
される。ドライブ回路３Ｂは読込タイミングパル
スＴ１又はＴ２が送られて来た時にそれぞれドラ
イブ線３１Ａ又は３２Ｂを駆動し、ドライブ線３
１Ｂはスイツチ１１及び２１を、ドライブ線３２
Ｂはスイツチ１２及び２２をそれぞれON状態に
する。このため、どちらの場合もセンス線４１Ｂ
及び４２Ｂは共にスイツチの状態によりONなら
ば”Ｌ”、OFFならば”Ｈ”を出力する。検出タ
イミングパルスＴ３が送られている時には、全て
の回路が正常に動作していればOFF状態となり、
センス線４１及び４２Ｂは”Ｈ”を出力する。し
かしながら、センス回路４が故障等によりON状
態のままになつていると、センス線（この例では
センス線４２Ｂ）が”Ｌ”を出力することにな
る。
本考案では、NAND（否定論理積）回路５及び
AND回路６を図示のように接続して成る論理回
路を設け、上述のような故障を検出するようにな
つている。すなわち、センス線４１Ｂ及び４２Ｂ
の出力をセンス信号Ｓ１及びＳ２とした場合、
NAND回路５の出力はとＳ１＋Ｓ２となり、こ
の出力Ｓ１＋Ｓ２と検出タイミングパルスＴ３を
入力するAND回路６の出力Ｅ１は、 Ｅ１＝Ｔ３・（１＋２） …(1) と表わされる。したがつて、検出タイミングパル
スＴ３がAND回路６に入力されている時に、セ
ンス線４１Ｂ，４２Ｂのいずれかが”Ｌ”（ある
スイツチが故障によりON状態）になつている
と、(1)式によりエラー信号Ｅ１を”Ｈ”にする。
この論理回路では、センス回路４の出力の信号線
が全てOFFになつているべき時に１つでもONに
なつている信号線があると、検出タイミングパル
スＴ３の検出タイミングでエラー信号Ｅ１が”
Ｈ”になり、電源投入時以外のセンス回路４の故
障を検知することができる。
AND回路６を図示のように接続して成る論理回
路を設け、上述のような故障を検出するようにな
つている。すなわち、センス線４１Ｂ及び４２Ｂ
の出力をセンス信号Ｓ１及びＳ２とした場合、
NAND回路５の出力はとＳ１＋Ｓ２となり、こ
の出力Ｓ１＋Ｓ２と検出タイミングパルスＴ３を
入力するAND回路６の出力Ｅ１は、 Ｅ１＝Ｔ３・（１＋２） …(1) と表わされる。したがつて、検出タイミングパル
スＴ３がAND回路６に入力されている時に、セ
ンス線４１Ｂ，４２Ｂのいずれかが”Ｌ”（ある
スイツチが故障によりON状態）になつている
と、(1)式によりエラー信号Ｅ１を”Ｈ”にする。
この論理回路では、センス回路４の出力の信号線
が全てOFFになつているべき時に１つでもONに
なつている信号線があると、検出タイミングパル
スＴ３の検出タイミングでエラー信号Ｅ１が”
Ｈ”になり、電源投入時以外のセンス回路４の故
障を検知することができる。
第３図Ａ〜Ｇはその動作例を示すタイミングチ
ヤートであり、同図Ａの読込タイミングパルスＴ
１によつて接点スイチSW１１及びSW２１の状
態によりセンス信号Ｓ１，Ｓ２がON又はOFFさ
れ（同図Ｄ，Ｅ）、NAND回路５の出力は同図Ｆ
のように、接点スイツチSW１１及びSW２１の
状態により”Ｈ”又は”Ｌ”となる。同様に、読
込タイミングパルスＴ２によつて接点スイツチ
SW１２及びSW２２の状態によりセンス信号Ｓ
１，Ｓ２がON又はOFFされ、NAND回路５の
出力は接点スイツチSW１２，SW２２の状態に
より”Ｈ”又は”Ｌ”となる。ドライブ回路３Ｂ
は読込タイミングパルスＴ１及びＴ２の読込タイ
ミング時に駆動され、その駆動時にドライブ線３
１Ｂ又は３２Ｂをグランド電位Ｌに保つようにな
つている。その結果、第３図Ｄ，Ｅに示すよう
に、センス信号Ｓ１又はＳ２はスイツチ入力ON
時に”Ｌ”スイツチ入力OFF時に”Ｈ”として
出力される。
ヤートであり、同図Ａの読込タイミングパルスＴ
１によつて接点スイチSW１１及びSW２１の状
態によりセンス信号Ｓ１，Ｓ２がON又はOFFさ
れ（同図Ｄ，Ｅ）、NAND回路５の出力は同図Ｆ
のように、接点スイツチSW１１及びSW２１の
状態により”Ｈ”又は”Ｌ”となる。同様に、読
込タイミングパルスＴ２によつて接点スイツチ
SW１２及びSW２２の状態によりセンス信号Ｓ
１，Ｓ２がON又はOFFされ、NAND回路５の
出力は接点スイツチSW１２，SW２２の状態に
より”Ｈ”又は”Ｌ”となる。ドライブ回路３Ｂ
は読込タイミングパルスＴ１及びＴ２の読込タイ
ミング時に駆動され、その駆動時にドライブ線３
１Ｂ又は３２Ｂをグランド電位Ｌに保つようにな
つている。その結果、第３図Ｄ，Ｅに示すよう
に、センス信号Ｓ１又はＳ２はスイツチ入力ON
時に”Ｌ”スイツチ入力OFF時に”Ｈ”として
出力される。
一方、読込タイミングパルスＴ３のタイミング
時にはドライブ回路３Ｂは駆動されないため、ド
ライブ線３１Ｂ及び３２Ｂは”Ｈ”に保持され
る。そして、第３図Ｃに示す検出タイミングパル
スＴ３が時点ｔ１に入力されても、NAND回路
５の出力は”Ｌ”となつているので、AND回路
６からのエラー信号Ｅ１は”Ｌ”のままである。
しかしながら、時点ｔ２にたとえばセンス回路４
が故障して、第３図Ｅに示すようにセンス信号Ｓ
２が”Ｌ”になると、NAND回路５の出力が”
Ｈ”となり、検出タイミングパルスＴ３が入力さ
れる時点ｔ３にAND回路６からのエラー信号Ｅ
１が”Ｈ”となる。これにより、スイツチ回路の
故障を検出することができる。すなわち、読込タ
イミングパルスＴ１及びＴ２の読込タイミング時
にはドライブ回路３Ｂによつてドライブ線３１Ｂ
及び３２Ｂが”Ｌ”に保持されるため、接点スイ
ツチSW１１〜SW２２のON状態によりセンス線
４１Ｂ及び４２Ｂが”Ｌ”に保持され、センス線
４１Ｂ，４２Ｂの電位により”Ｌ”の場合は接点
スイツチがON、”Ｈ”の場合は接点スイツチが
OFFとして検出できる。一方、検出タイミング
パルスＴ３の検出タイミング時にはドライブ回路
３Ｂが駆動されないため、ドライブ線３１Ｂ及び
３２Ｂ共に”Ｌ”とならないため、センス回路４
はセンス信号Ｓ１及びＳ２を”Ｈ”に保持する。
しかし、スイツチやセンス線の回路異常等でセン
ス信号Ｓ１，Ｓ２が”Ｌ”になつていれば、何ら
かの異常として検出することができるのである。
時にはドライブ回路３Ｂは駆動されないため、ド
ライブ線３１Ｂ及び３２Ｂは”Ｈ”に保持され
る。そして、第３図Ｃに示す検出タイミングパル
スＴ３が時点ｔ１に入力されても、NAND回路
５の出力は”Ｌ”となつているので、AND回路
６からのエラー信号Ｅ１は”Ｌ”のままである。
しかしながら、時点ｔ２にたとえばセンス回路４
が故障して、第３図Ｅに示すようにセンス信号Ｓ
２が”Ｌ”になると、NAND回路５の出力が”
Ｈ”となり、検出タイミングパルスＴ３が入力さ
れる時点ｔ３にAND回路６からのエラー信号Ｅ
１が”Ｈ”となる。これにより、スイツチ回路の
故障を検出することができる。すなわち、読込タ
イミングパルスＴ１及びＴ２の読込タイミング時
にはドライブ回路３Ｂによつてドライブ線３１Ｂ
及び３２Ｂが”Ｌ”に保持されるため、接点スイ
ツチSW１１〜SW２２のON状態によりセンス線
４１Ｂ及び４２Ｂが”Ｌ”に保持され、センス線
４１Ｂ，４２Ｂの電位により”Ｌ”の場合は接点
スイツチがON、”Ｈ”の場合は接点スイツチが
OFFとして検出できる。一方、検出タイミング
パルスＴ３の検出タイミング時にはドライブ回路
３Ｂが駆動されないため、ドライブ線３１Ｂ及び
３２Ｂ共に”Ｌ”とならないため、センス回路４
はセンス信号Ｓ１及びＳ２を”Ｈ”に保持する。
しかし、スイツチやセンス線の回路異常等でセン
ス信号Ｓ１，Ｓ２が”Ｌ”になつていれば、何ら
かの異常として検出することができるのである。
なお、上述では正論理で説明したが、負論理と
しても良いことは勿論である。
しても良いことは勿論である。
（考案の効果）
以上のように本考案によれば、センス線の出力
をチエツクすることにより、回路動作中にもエラ
ー検出信号を出力するようにしているので、電源
投入時以外にもセンス回路の不具合のチエツクを
行なうことができる利点がある。
をチエツクすることにより、回路動作中にもエラ
ー検出信号を出力するようにしているので、電源
投入時以外にもセンス回路の不具合のチエツクを
行なうことができる利点がある。
第１図は従来のスイツチ読取回路の一例を示す
回路図、第２図はこの考案の一実施例を示す回路
図、第３図Ａ〜Ｇはその動作例を示すタイミング
チヤートである。 １……CPU入力回路、２……タイミングパル
ス発生回路、３……ドライブ回路、４……センス
回路、５……NAND（否定論理積）回路、６……
AND（論理積）回路、１１〜２２……スイツチ、
３１，３２……ドライブ線、４１，４２……セン
ス線。
回路図、第２図はこの考案の一実施例を示す回路
図、第３図Ａ〜Ｇはその動作例を示すタイミング
チヤートである。 １……CPU入力回路、２……タイミングパル
ス発生回路、３……ドライブ回路、４……センス
回路、５……NAND（否定論理積）回路、６……
AND（論理積）回路、１１〜２２……スイツチ、
３１，３２……ドライブ線、４１，４２……セン
ス線。
Claims (1)
- CPUのアドレスデコードによつて読込タイミ
ングパルス及び検出タイミングパルスをサイクリ
ツクに出力するタイミングパルス発生回路と、前
記読込タイミングパルスを入力すると共に、出力
部にドライブ線を接続されたドライブ回路と、ス
イツチ線を接続され、前記スイツチ線に対応して
センス信号を出力するセンス回路と、前記ドライ
ブ線及びセンス線の各交叉部にダイオード付スイ
ツチを接続されて成るダイオードマトリクスと、
前記センス信号及び検出タイミングパルスを入力
し、前記センス信号の否定の論理和出力と前記検
出タイミングパルスとの論理積を求めてエラー信
号を出力する論理回路とを具え、前記エラー信号
の出力によつて前記センス回路の故障を検出する
ようにしたことを特徴とするスイツチ誤読取検出
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230884U JPS6130135U (ja) | 1984-07-24 | 1984-07-24 | スイッチ誤読取検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11230884U JPS6130135U (ja) | 1984-07-24 | 1984-07-24 | スイッチ誤読取検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6130135U JPS6130135U (ja) | 1986-02-22 |
| JPH04420Y2 true JPH04420Y2 (ja) | 1992-01-08 |
Family
ID=30671370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11230884U Granted JPS6130135U (ja) | 1984-07-24 | 1984-07-24 | スイッチ誤読取検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130135U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2784678B2 (ja) * | 1990-02-09 | 1998-08-06 | 新晃電機 株式会社 | クレーン操作用押釦スイッチ |
-
1984
- 1984-07-24 JP JP11230884U patent/JPS6130135U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6130135U (ja) | 1986-02-22 |
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