JPH0442327A

JPH0442327A - 先行制御装置

Info

Publication number: JPH0442327A
Application number: JP14880590A
Authority: JP
Inventors: Shigeyuki Aino; 茂幸愛野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-06-08
Filing date: 1990-06-08
Publication date: 1992-02-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、情報処理装置に関し、特に命令の処理を行う
先行制御装置に関する。

〔従来の技術〕

この種の先行制御装置において、アドレス生成のために
必要なレジスタのレジスタ番号が先行する命令の更新す
るレジスタのレジスタ番号と一致する、第１の命令があ
った場合、先行する命令がレジスタを更新し、第１の命
令がレジスタを使用してアドレス生成を実行するまで、
第１の命令に後続する命令の処理は開始しないことにな
っている。

［発明が解決しようとする課題］上述した従来の先行制御装置において、アドレス生成の
ために必要なレジスタのレジスタ番号が先行する命令の
更新するレジスタのレジスタ番号と一致する、第１の命
令があった場合、先行する命令がレジスタを更新し、第
１の命令がレジスタを使用してアドレス生成を実行する
まで、第１の命令に後続する命令の処理は開始しないこ
とになっているので、第１の命令に後続する命令が第１
の命令を実行することにより更新する情報を使用しない
命令である場合、性能低下が生じるという欠点がある。

本発明の目的は、このような欠点を除去し、命令の処理
において性能の低下を防止できる先行制御装置を提供す
ることにある。

〔課題を解決するための手段〕

本発明の先行制御装置は、第１の命令のオペランドアド
レス生成に必要なレジスタのレジスタ番号が、第１の命
令に先行する命令の更新するレジスタのレジスタ番号と
一致しているか検出する第１の判別手段と、第１の命令に後続する第２の命令のオペランドアドレス
生成に必要なレジスタのレジスタ番号が、第２の命令に
先行する命令の更新するレジスタのレジスタ番号と一致
しているか検出する第２の判別手段と、第１の命令が分岐命令か否かを示す分岐命令識別手段と
、第１の命令がメモリデータを書き換える命令か否かを示
すメモリデータ更新命令識別手段と、第２の命令がメモ
リを参照する命令か否かを判別するメモリデータ参照識
別手段と、第１の判別手段で一致が検出され、第２の判別手段で不
一致が検出され、分岐命令識別手段で第１の命令が分岐
命令でないことが検出され、メモリデータ更新命令識別
手段で第１の命令がメモリデータを書き換える命令でな
いことが検出された場合は、第２の命令を第１の命令に
先だってメモリオペランドアドレス生成を行わせる第１
の実行手段と、第１の判別手段で一致が検出され、分岐命令識別手段で
第１の命令が分岐命令でないことが検出され、メモリデ
ータ参照識別手段で第２の命令がメモリデータを参照す
る命令でないことが検出された場合は、第２の命令を第
１の命令に先だってオペランドアドレスを生成するフレ
ーズの次のフレーズを行わせる第２の実行手段とを有し
ている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１回は、本発明の一実施例を示すブロック図である。

第１図に示される先行制御装置は、レジスタ１〜８．１
１〜１３と、フリップフロップ９，１０１４〜１７と、
ペースレジスタ群（ＢＲ）１００と、汎用レジスタ群（
ＧＲ）１０１と、Ｔ　Ｌ　Ｂ　（Ｔｒａｎｓｌａｔｉｏ
ｎ−Ｌｏｏｋ−ａｓｓｉｄｅ　Ｂｕｆｆｅｒ）１０２と
、キ＋７シユ（Ｃａｃｈｅ）　１０３と、デコーダ２０
０と、選択回路２０１〜２０３．２２０と、制御回路２
０４と、比較回路２０５〜２１１、２１６〜２１８　と
、ＯＲ回路２１２．２１９．４０１　と、ＮＯＲ回路２
１３と、演算器２１４と、アドレス加算器２１５と、Ａ
ＮＤ回路２２１〜２２６と、信号線３００〜３０５．３
１６とを備えている。

この先行制御装置は、Ｄ、Ａ、Ｏ，Ｅ、Ｗの５ステージ
より構成するパイプライン型情報処理装置であり、Ｄス
テージは命令語（０００）を解読するステージであり、
Ａステージはアドレス生成に使用するレジスタを読み出
しアドレス加算を行うステージである。０ステージはＴ
　Ｌ　Ｂ１０２．　Ｃａｃｈｅ１０３を索引してメモリ
データを読み出すステージであり、Ｅステージは演算器
２１４を使用して演算を行うステージである。Ｗステー
ジは演算結果を格納するステージである。

このような先行制御装置において、レジスタ１は、命令
語を保持しているレジスタである。レジスタ１のＦフィ
ールドは命令のオペレーションを規定しており、Ｒフィ
ールドは更新するレジスタのレジスタ番号を示している
。さらに、Ｂフィールドはアドレス生成に使用するペー
スレジスタのレジスタ番号を示しており、Ｘフィールド
はアドレス生成に使用する汎用レジスタのレジスタ番号
を示しており、Ｄフィールドはアドレス生成に使用する
ディスプレイスメントを示している。

デコーダ２００は、レジスタ１の保持している命令語が
分岐命令であるか否かを解読し、フリップフロップ９に
出力する。また、データをメモリに格納する命令である
か否かを解読し、格納する命令であれば、フリップフロ
ップ１０に１を出力する。

さらに、メモリデータを読み出す命令であるか否かを解
読し、読み出す命令であれば、信号線３００を通して制
御回路２０４に１を出力する。

レジスタ２はアドレス生成に使用するペースレジスタの
レジスタ番号を持ち、レジスタ３は汎用レジスタのレジ
スタ番号を持ち、レジスタ４はディスプレイスメントを
持つ。レジスタ５は、Ａステージにある命令が更新する
レジスタのレジスタ番号を持つ。フリップフロップ９は
Ａステージにある命令が分岐命令であれば１を出力し、
フリップフロップ１０ばＡステージにある命令がデータ
をメモリに格納する命令であれば１を出力する。

制御回路２０４は、信号線３００〜３０４の状態に基づ
いて、信号線３０５に１または０を送り出す。この様子
は、次の第１表の真理表に示されている。

第１表（×はｄｏｎ’　ｔ　ｃａｒｅを示す）このような信号
線３０５の信号は、フリップフロップ１４．１５と選択
回路２０１〜２０３．２２０とに送られている。

選択回路２０１はレジスタ２またはレジスタｌのＢフィ
ールドを、信号線３０５により選択し、選択回路２０２
はレジスタ３またはレジスタ１のＸフィールドを、信号
線３０５により選択する。また、選択回路２０３はレジ
スタ４またはレジスタ１のＤフィールドを、信号線３０
５により選択する。このとき、信号綿３０５が０を出力
すれば、選択回路２０１゜２０２、２０３はレジスタｌ
を選択する。

レジスタ群１００はペースレジスタ群であり、レジスタ
群１０１は汎用レジスタ群である。また、３人力加算器
２１５はレジスタ群１００．１０１の出力と選択回路２
０３の出力を入力として、アドレス生成を行う。

レジスタ１１はメモリオペランドアドレスを持ち、レジ
スタ１１の出力を入力としてＴ　Ｌ　Ｂ　１０２．　Ｃ
ａｃｈｅ１０３を索引してメモリデータを読み出す。

レジスタ１２はメモリデータを持ち、レジスタ１２の出
力を入力として演算回路２１４で演算を行う。

レジスタ１３は、演算結果を保持するレジスタである。

レジスタ５はＡステージの命令が更新するレジスタのレ
ジスタ番号を持ち、レジスタ６は○ステージの命令が更
新するレジスタのレジスタ番号を持つ。また、レジスタ
７はＥステージの命令が更新するレジスタのレジスタ番
号を持ち、レジスタ８はＷステージの命令が更新するレ
ジスタのレジスタ番号を持つ。

フリップフロップ１４は、信号線３０５が０であれば１
をセットし、信号線３０３が０を出力するまで１をホー
ルドし続ける。これにより、フリップフロップ１４がつ
いている限り、後続の命令に追い抜かれた命令がＡステ
ージにあることを示している。

フリップフロップ１５．１６．１７は、それぞれＡステ
ージにある命令を追い抜いた後続の命令が０ステージ、
Ｅステージ、Ｗステージにあることを示している。

次に、この先行制御装置の動作について説明す命令がレ
ジスタ１にセットされると、比較回路２０８．２０９．
２１０．２１１とＮＯＲ回路２１３とを通して、命令語
のＲフィールドとレジスタ５，６，７．８の保持してい
るレジスタ番号が一致しているかを調べる。そして、一
致しているものが１つもない場合は、ＮＯＲ回路２１３
から１を出力し、信号線３０４を通して、制御回路２０
４に通知する。

Ａステージでは、レジスタ２の保持しているレジスタ番
号がレジスタ６の保持しているレジスタ番号と一致して
いるかを比較回路２１６で調べる。

そして、比較回路２１６の出力をフリップフロップ１５
の負論理出力とＡＮＤゲート２２２で論理積をとりＯＲ
回路２１９に出力する。

また、レジスタ２はレジスタ７と比較回路２１７で比較
される。そして、フリップフロップ１６の負論理出力と
比較回路２１７の出力とをＡＮＤゲート２２４で論理積
をとり、ＯＲ回路２１９に出力する。

また、レジスタ２はレジスタ８と比較回路２１８で比較
される。そして、フリップフロシブ１７の９論理出力と
比較回路２１８の出力をＡＮＤゲート２２６で論理積を
とり、ＯＲ回路２１９に出力する。

同様にして、レジスタ３の保持しているレジスタ番号が
レジスタ６の保持しているレジスタ番号と一致している
かを比較回路２０５で調べる。そして、比較回路２０５
の出力をフリップフロップ１５の負論理出力とＡＮＤゲ
ート２２１で論理積をとり、ＯＲ回路２１２に出力する
。

また、レジスタ３はレジスタ７とＩＬ較回路２０６で比
較される。そして、フリップフロップ１６の負論理出力
と比較回路２０６の出力とをＡＮＤゲート２２３で論理
積をとり、ＯＲ回路２１２に出力する。

また、レジスタ３はレジスタ８と比較回路２０７で比較
される。そして、フリップフロップ１７の負論理出力と
比較回路２０７の出力とをＡＮＤゲート２２５で論理積
をとり、ＯＲ回路２１２に出力する。

次に、ＯＲ回路４０１は、ＯＲ回路２１９の出力とＯＲ
回路２１２との出力を入力として、論理和を取り、出力
を信号線３０３を通して、制御回路２０．１に通知する
。フリップフロップ１４は、信号線３０５が０であれば
セラ１−シ、信号線３０３の出力が１になるまでホール
ドし続ける。これにより、フリップフロップ１４が１で
あれば、Ａステージにおいてアドレス生成を行おうとし
ている命令を後続の命令が追い抜いている状態を示して
いることになる。

フリップフロップ１５．１６．１７はフリップフロップ
１４の出力をステージごとに持ちまわっており、それぞ
れ○ステージ、Ｅステージ、Ｗステージにある命令がＡ
ステージにある命令を追い越していることを示している
。

第２図は、第１図に示される先行制御装置のタイムチャ
ートであり、タイミング（Ｔｉｍｉｎｇ）とり。

Ａ、Ｏ，Ｅ、Ｗステージと信号線１００〜３０４との状
態を示している。第２図に示すように、命令２が更新す
るレジスタを命令３がアドレス生成のために使用し、か
つ命令３は分岐命令ではないがメモリを更新する命令で
ある。また、命令４はメモリを索引しない命令であり、
アドレス生成に使用するレジスタをＡステージ、０ステ
ージ、Ｅステージ、Ｗステージにあるどの命令も更新し
ないとしたときの例である。Ｔｏサイクルで追い抜きの
条件が成立するため、Ｔ１サイクルのＯステージには命
令４が入る。これにより、命令ＡがＤステージに入り、
命令３も命令４も共にＷステージを終了している状態に
なるまで、７マシンサイクル７かかることになる。とこ
ろが、従来技術においては、第３図に示されるようにな
る。すなわち、第３図は従来技術のタイムチャート例で
あり、命令２が更新するレジスタを命令３がアドレス生
成のために使用する例であり、命令４を考えると、Ｄス
テージからＷステージまでに８マシンサイクルかかるこ
とになる。

なお、第２図に示される例は、１命令だけが追い越すこ
とを例としてあげたが、複数の命令が追い越すことも同
様に可能であるのは明らかである。

このように、本実施例は一連の処理過程を連続した複数
のフェーズに分割し、複数フェーズのそれぞれに対応し
た命令を個々に連続して実行するだめのパイプラインを
具備した処理方式を採用したパイプライン型情報処理装
置において、第１の命令のオペランドアドレス生成に必
要なレジスタのレジスタ番号が、この第１の命令に先行
する命令の更新するレジスタのレジスタ番号と一致して
いるかを検出する第１の判別手段と、第１の命令に後続
する第２の命令のオペランドアドレス生成に必要なレジ
スタのレジスタ番号が、第２の命令に先行する命令の更
新するレジスタのレジスタ番号と一致しているか検出す
る第２の判別手段と、第１の命令が分岐命令か否かを示
す分岐命令識別手段と、第１の命令がメモリデータを書
き換える命令か否かを示すメモリデータ更新命令識別手
段と、第２の命令がメモリを参照する命令か否かを判別
するメモリデータ参照識別手段と、第１の判別手段で一
致が・検出され、第２の判別手段で不一致が検出され、
分岐命令識別手段で第１の命令が分岐命令でないことが
検出され、メモリデータ更新命令識別手段で第１の命令
がメモリデータを書き換える命令でないことが検出され
た場合は、第２の命令を第１の命令に先だってメモリオ
ペランドアドレス生成を行わせる手段と、第１の判別手
段で一致が検出され、分岐命令識別手段で第１の命令が
分岐命令でないことが検出され、メモリデータ参照識別
手段で第２の命令がメモリデータを参照する命令でない
ことが検出された場合は、第２の命令を第１の命令に先
だってオペランドアドレスを生成するフレーズの次のフ
ェーズを行わせる手段とを有することを特徴とする先行
制御装置である。

〔発明の効果〕

以上説明したように、本発明によれば、命令処理を高速
化できる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図、第２図
は、第１図の実施例のタイムチャート、第３図は、従来
の先行制御装置のタイムチャートである。１〜８，１１〜１３・・・レジスタ９、１０．１４〜１７・　・・フリップフロップ１００
　　・・・・・ベースレジスタ群（ＢＲ）１０１　　・
・・・・汎用レジスタ群（ＧＲ）１０２　　・　・　・
　・　・ＴＬＢ１０３・・・・・キャシュ（Ｃａｃｈｅ）２００　・・
・・・デコーダ２ＯＬ　２０２．２０３．２２０・・・選択回路２０４
　　・・・・・制御回路２０５〜２１１．２１６〜２１８・・・比較回路２１２
、２１９．４０１　　・・・ＯＲ回路２１３　　・・・
・・ＮＯＲ回路２１４　　・・・・・演算器２１５　・・・・・アドレス加算器２２１〜２２６・・・ＡＮＤ回路

Claims

【特許請求の範囲】

（１）第１の命令のオペランドアドレス生成に必要なレ
ジスタのレジスタ番号が、第１の命令に先行する命令の
更新するレジスタのレジスタ番号と一致しているか検出
する第１の判別手段と、第１の命令に後続する第２の命
令のオペランドアドレス生成に必要なレジスタのレジス
タ番号が、第２の命令に先行する命令の更新するレジス
タのレジスタ番号と一致しているか検出する第２の判別
手段と、第１の命令が分岐命令か否かを示す分岐命令識別手段と
、第１の命令がメモリデータを書き換える命令か否かを示
すメモリデータ更新命令識別手段と、第２の命令がメモ
リを参照する命令か否かを判別するメモリデータ参照識
別手段と、第１の判別手段で一致が検出され、第２の判別手段で不
一致が検出され、分岐命令識別手段で第１の命令が分岐
命令でないことが検出され、メモリデータ更新命令識別
手段で第１の命令がメモリデータを書き換える命令でな
いことが検出された場合は、第２の命令を第１の命令に
先だってメモリオペランドアドレス生成を行わせる第１
の実行手段と、第１の判別手段で一致が検出され、分岐命令識別手段で
第１の命令が分岐命令でないことが検出され、メモリデ
ータ参照識別手段で第２の命令がメモリデータを参照す
る命令でないことが検出された場合は、第２の命令を第
１の命令に先だってオペランドアドレスを生成するフレ
ーズの次のフレーズを行わせる第２の実行手段とを有す
る先行制御装置。