JPH0360180B2 - - Google Patents
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- Publication number
- JPH0360180B2 JPH0360180B2 JP57229051A JP22905182A JPH0360180B2 JP H0360180 B2 JPH0360180 B2 JP H0360180B2 JP 57229051 A JP57229051 A JP 57229051A JP 22905182 A JP22905182 A JP 22905182A JP H0360180 B2 JPH0360180 B2 JP H0360180B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- hole
- semiconductor substrate
- compound semiconductor
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、マイクロ波帯におけるモノリシツク
回路に関し、特に半絶縁性化合物半導体基板を用
いた電力増幅回路に関する。
回路に関し、特に半絶縁性化合物半導体基板を用
いた電力増幅回路に関する。
最近の半導体技術の進歩によりマイクロ波帯に
おける電力増幅回路も半導体基板に集積形成され
たモノリシツク回路が使用されるようになつてき
ている。そして、電力増幅回路に高出力FETが
使用されるようになつてきている。しかしなが
ら、電力増幅回路では電力消費量が大きいので、
FETの熱抵抗を下げて発熱量を低く押えなけれ
ば高出力が望めないという問題がある。
おける電力増幅回路も半導体基板に集積形成され
たモノリシツク回路が使用されるようになつてき
ている。そして、電力増幅回路に高出力FETが
使用されるようになつてきている。しかしなが
ら、電力増幅回路では電力消費量が大きいので、
FETの熱抵抗を下げて発熱量を低く押えなけれ
ば高出力が望めないという問題がある。
第１図は従来の出力用FETの一例の断面図で
ある。
ある。
半絶縁性半導体基板１１の上面にｎ型動作層１
２が設けられ、これにソース電極Ｓ、ドレイン電
極Ｄ、ゲート電極Ｇが設けられている。基板１１
には貫通孔１３が形成され、ソース電極Ｓは貫通
孔１３の内面に形成された金属層１５を介して基
板裏面に設けられた接地導体１４に接続されてい
る。
２が設けられ、これにソース電極Ｓ、ドレイン電
極Ｄ、ゲート電極Ｇが設けられている。基板１１
には貫通孔１３が形成され、ソース電極Ｓは貫通
孔１３の内面に形成された金属層１５を介して基
板裏面に設けられた接地導体１４に接続されてい
る。
高出力FETでは、半絶縁性半導体基板１１の
厚さは次の点から薄い方が好ましい。まず、基板
を薄くすることにより、熱抵抗が低減され、直流
入力による発熱に伴なう温度上昇が抑えられる。
また、貫通孔１３の部分のソース・インダクタン
スは基板が薄い程小さくなり、利得及び出力電力
が向上する。さらに基板が厚い場合には貫通孔１
３の開口部が大きくなり、製作上も困難になる。
これらの理由によつて、通常の高出力FETでは、
基板１１の厚さは25〜50μｍ程度に薄くし、ソー
ス電極Ｓの部分の開口部を小さくするために、基
板１１の表面から貫通孔１３を形成している。
厚さは次の点から薄い方が好ましい。まず、基板
を薄くすることにより、熱抵抗が低減され、直流
入力による発熱に伴なう温度上昇が抑えられる。
また、貫通孔１３の部分のソース・インダクタン
スは基板が薄い程小さくなり、利得及び出力電力
が向上する。さらに基板が厚い場合には貫通孔１
３の開口部が大きくなり、製作上も困難になる。
これらの理由によつて、通常の高出力FETでは、
基板１１の厚さは25〜50μｍ程度に薄くし、ソー
ス電極Ｓの部分の開口部を小さくするために、基
板１１の表面から貫通孔１３を形成している。
このように薄い基板１１を用いてモノリシツク
増幅回路を構成した場合、基板上に形成される整
合回路の損失が増大する。従つて、現状のモノリ
シツク増幅回路では、基板の厚さを150〜200μｍ
とし、整合回路の損失を小さく抑えているが、こ
のため、貫通孔１３を形成する部分のソース電極
は大きくなり、熱抵抗が大きいため増幅回路の高
出力化には限界があるという欠点があつた。
増幅回路を構成した場合、基板上に形成される整
合回路の損失が増大する。従つて、現状のモノリ
シツク増幅回路では、基板の厚さを150〜200μｍ
とし、整合回路の損失を小さく抑えているが、こ
のため、貫通孔１３を形成する部分のソース電極
は大きくなり、熱抵抗が大きいため増幅回路の高
出力化には限界があるという欠点があつた。
本発明の目的は、上記欠点を除去し、熱抵抗が
小さく、ソース・インダクタンスも小さく、かつ
整合回路損失も小さくなるモノリシツク回路を提
供することにある。
小さく、ソース・インダクタンスも小さく、かつ
整合回路損失も小さくなるモノリシツク回路を提
供することにある。
本発明によれば、化合物半導体基板の一主面に
トランジスタ及び該トランジスタの整合回路が形
成されているモノリシツク回路において、前記ト
ランジスタの動作層が形成されている領域の前記
化合物半導体基板が他主面側から除去されて薄い
領域を有し、該薄い領域内に前記化合物半導体基
板を貫通する貫通孔が設けられ、前記薄い領域を
含む前記化合物半導体基板の他主面に接地導体が
設けられ、前記貫通孔内に形成される金属層を介
して前記トランジスタの共通電極が前記接地導体
と接続されていることを特徴とするモノリシツク
回路が得られる。
トランジスタ及び該トランジスタの整合回路が形
成されているモノリシツク回路において、前記ト
ランジスタの動作層が形成されている領域の前記
化合物半導体基板が他主面側から除去されて薄い
領域を有し、該薄い領域内に前記化合物半導体基
板を貫通する貫通孔が設けられ、前記薄い領域を
含む前記化合物半導体基板の他主面に接地導体が
設けられ、前記貫通孔内に形成される金属層を介
して前記トランジスタの共通電極が前記接地導体
と接続されていることを特徴とするモノリシツク
回路が得られる。
次に、本発明の実施例について図面を用いて説
明する。
明する。
第２図ａ，ｂは本発明の一実施例の平面図及び
Ａ−A′断面図である。
Ａ−A′断面図である。
まず、第２図ａに示すように、GaAs基板２０
の上にFET２１と、DCカツト用キヤパシタ２２
とフイードバツク用インダクタ２５と抵抗２６と
から成るフイードバツク回路と、ことフイードバ
ツク回路と、出力整合用インダクタ２４と、バイ
アス供給用抵抗２８とRFシヨート用キヤパシタ
２３と接地電極２７とから成るバイアス回路とを
形成する。フイードバツク回路と出力整合用イン
ダクタ２４とで出力整合回路が構成される。
の上にFET２１と、DCカツト用キヤパシタ２２
とフイードバツク用インダクタ２５と抵抗２６と
から成るフイードバツク回路と、ことフイードバ
ツク回路と、出力整合用インダクタ２４と、バイ
アス供給用抵抗２８とRFシヨート用キヤパシタ
２３と接地電極２７とから成るバイアス回路とを
形成する。フイードバツク回路と出力整合用イン
ダクタ２４とで出力整合回路が構成される。
第２図ｂに示すように、FET２１と接地電極
２７が形成されている領域は、基板２０をエツチ
ングして薄くしてある。そして、貫通孔２９は基
板２０の表面からのエツチングで形成してある。
接地導体３０は薄くなつた部分をも含む基板裏面
に設けられ、この接地導体３０に接地電極２７及
びFET２１のソース電極Ｓが接続する。この実
施例では接地電極２７の部分も薄くしてあるが、
接地電極２７が基板の端の方に設けられる場合に
は、基板の端を伝わせて接地電極を接続すること
ができるので、接地電極の部分は必ずしも薄くし
なくても良い。
２７が形成されている領域は、基板２０をエツチ
ングして薄くしてある。そして、貫通孔２９は基
板２０の表面からのエツチングで形成してある。
接地導体３０は薄くなつた部分をも含む基板裏面
に設けられ、この接地導体３０に接地電極２７及
びFET２１のソース電極Ｓが接続する。この実
施例では接地電極２７の部分も薄くしてあるが、
接地電極２７が基板の端の方に設けられる場合に
は、基板の端を伝わせて接地電極を接続すること
ができるので、接地電極の部分は必ずしも薄くし
なくても良い。
寸法を例示すると、基板１１の厚さが200μｍ、
FET２１が形成される部分の領域の厚さが50μ
ｍ、面積が150μｍ×300μｍである。つまり、
FET２１の下は150μｍ掘りこまれている。
FET２１が形成される部分の領域の厚さが50μ
ｍ、面積が150μｍ×300μｍである。つまり、
FET２１の下は150μｍ掘りこまれている。
このように、裏面から部分的に深く掘りこまれ
た所に更に接地用の貫通孔３０を設けることは容
易ではなく、加工順序が成否を大きく左右する。
た所に更に接地用の貫通孔３０を設けることは容
易ではなく、加工順序が成否を大きく左右する。
通常の方法では、まず裏面にホトレジストを塗
布し、貫通孔２９を形成する部分のホトレジスト
を除却し、このホトレジストをマスクとして基板
２０を化学的にエツチングすることにより貫通孔
２９を形成する。しかし、厚さ200μｍの基板２
０のFET２１が形成される150×300μｍ程度の狭
い部分を深さ150μｍ掘り込んだ基板面にホトレ
ジストを塗布した場合、掘り込まれた部分のホト
レジストは非常に厚くなり、かつ基板面内で不均
一になる。従つて、掘り込まれた部分のホトレジ
ストを露光し均一に精度良く除却することは困難
である。また、裏面から貫通孔を形成する場合に
は、基板２０の厚さが面内で不均一であると、一
部の貫通孔が貫通せずに残つたり、一部の貫通孔
の上面の開口部が不必要に大きくなり、ゲート電
極Ｇと短絡する等の問題が発生する。さらに、前
述の如くホトレジストマスクが不均一になる場合
には、上部電極（ソース電極Ｓ及び接地電極）に
余分な寸法マージンを見込まなければならない。
布し、貫通孔２９を形成する部分のホトレジスト
を除却し、このホトレジストをマスクとして基板
２０を化学的にエツチングすることにより貫通孔
２９を形成する。しかし、厚さ200μｍの基板２
０のFET２１が形成される150×300μｍ程度の狭
い部分を深さ150μｍ掘り込んだ基板面にホトレ
ジストを塗布した場合、掘り込まれた部分のホト
レジストは非常に厚くなり、かつ基板面内で不均
一になる。従つて、掘り込まれた部分のホトレジ
ストを露光し均一に精度良く除却することは困難
である。また、裏面から貫通孔を形成する場合に
は、基板２０の厚さが面内で不均一であると、一
部の貫通孔が貫通せずに残つたり、一部の貫通孔
の上面の開口部が不必要に大きくなり、ゲート電
極Ｇと短絡する等の問題が発生する。さらに、前
述の如くホトレジストマスクが不均一になる場合
には、上部電極（ソース電極Ｓ及び接地電極）に
余分な寸法マージンを見込まなければならない。
そこで、この実施例では貫通孔をソース電極側
から、この工程の後に薄くする基板厚以上の深さ
に形成し、その後貫通孔側面に金属層を形成し、
FET２１部分及び接地電極２７部分の下だけを
裏面から除却し、所望の厚さまで薄くする。この
実施例では、基板裏面から基板の一部を薄くする
工程で、先に形成された貫通孔面内の金属層が露
光して来るため、薄くする部分の基板厚を貫通孔
の深さにより制御することが出来る。従つて、ソ
ース電極Ｓあるいは接地電極２７と裏面との接続
が確実で、かつ容易に行なえる。この実施例で
は、FET２１の下部の基板厚を薄くすることに
より、熱抵抗及びソースインダクタが低減され、
かつ、整合回路部分の基板を厚く残すことにより
回路損失を増加させることのないモノリシツク増
幅回路が得られる。
から、この工程の後に薄くする基板厚以上の深さ
に形成し、その後貫通孔側面に金属層を形成し、
FET２１部分及び接地電極２７部分の下だけを
裏面から除却し、所望の厚さまで薄くする。この
実施例では、基板裏面から基板の一部を薄くする
工程で、先に形成された貫通孔面内の金属層が露
光して来るため、薄くする部分の基板厚を貫通孔
の深さにより制御することが出来る。従つて、ソ
ース電極Ｓあるいは接地電極２７と裏面との接続
が確実で、かつ容易に行なえる。この実施例で
は、FET２１の下部の基板厚を薄くすることに
より、熱抵抗及びソースインダクタが低減され、
かつ、整合回路部分の基板を厚く残すことにより
回路損失を増加させることのないモノリシツク増
幅回路が得られる。
前述の貫通孔形成工程において、リアクテイ
ブ・イオン・エツチング等の異方性エツチングを
用いることにより貫通孔の側面を垂直に近くする
ことが可能であり、ソース電極Ｓ内の開口部を小
さく抑えることも出来る。
ブ・イオン・エツチング等の異方性エツチングを
用いることにより貫通孔の側面を垂直に近くする
ことが可能であり、ソース電極Ｓ内の開口部を小
さく抑えることも出来る。
以上詳細に説明したように、本発明によれば、
FETが形成される部分の基板を薄くすることに
よつて熱抵抗を下げ、またソース・インダクタン
ス、整合回路損失も小さくなるモノリシツク回路
が得られるのでその効果は大きい。
FETが形成される部分の基板を薄くすることに
よつて熱抵抗を下げ、またソース・インダクタン
ス、整合回路損失も小さくなるモノリシツク回路
が得られるのでその効果は大きい。
第１図は従来の出力用FETの一例の断面図、
第２図ａ，ｂは本発明の一実施例の平面図及び断
面図である。 １１……半導体基板、１２……動作層、１３…
…貫通孔、１４……接地導体、１５……金属層、
２０……GaAs基板、２１……FET、２２……
DCカツト用キヤパシタ、２３……RFシヨート用
キヤパシタ、２４……出力整合用インダクタ、２
５……フイードバツク用インダクタ、２６……抵
抗、２７……接地電極、２８……抵抗、２９……
貫通孔、３０……接地導体。
第２図ａ，ｂは本発明の一実施例の平面図及び断
面図である。 １１……半導体基板、１２……動作層、１３…
…貫通孔、１４……接地導体、１５……金属層、
２０……GaAs基板、２１……FET、２２……
DCカツト用キヤパシタ、２３……RFシヨート用
キヤパシタ、２４……出力整合用インダクタ、２
５……フイードバツク用インダクタ、２６……抵
抗、２７……接地電極、２８……抵抗、２９……
貫通孔、３０……接地導体。
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板の一主面にトランジスタ及
び該トランジスタの整合回路が形成されているモ
ノリシツク回路において、前記トランジスタの動
作層が形成されている領域の前記化合物半導体基
板が他主面側から除去されて薄い領域を有し、該
薄い領域内に前記化合物半導体基板を貫通する貫
通孔が設けられ、前記薄い領域を含む前記化合物
半導体基板の他主面に接地導体が設けられ、前記
貫通孔内に形成される金属層を介して前記トラン
ジスタの共通電極が前記接地導体と接続されてい
ることを特徴とするモノリシツク回路。 ２ 前記貫通孔の断面が前記化合物半導体基板の
一主面側から他主面側に向つて小さくなる特許請
求の範囲第１項記載のモノリシツク回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229051A JPS59123270A (ja) | 1982-12-28 | 1982-12-28 | モノリシツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57229051A JPS59123270A (ja) | 1982-12-28 | 1982-12-28 | モノリシツク回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123270A JPS59123270A (ja) | 1984-07-17 |
| JPH0360180B2 true JPH0360180B2 (ja) | 1991-09-12 |
Family
ID=16885970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57229051A Granted JPS59123270A (ja) | 1982-12-28 | 1982-12-28 | モノリシツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123270A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286850A (ja) * | 1985-10-14 | 1987-04-21 | Hitachi Ltd | モノリシツクマイクロ波ｉｃ |
| JPH0799753B2 (ja) * | 1985-11-06 | 1995-10-25 | 日本電気株式会社 | 混成集積回路 |
| JPS62222656A (ja) * | 1986-03-25 | 1987-09-30 | Nec Corp | 半導体装置 |
| JP2510544B2 (ja) * | 1986-12-19 | 1996-06-26 | 株式会社日立製作所 | モノリシックマイクロ波ｉｃの製造方法 |
| JPS63198377A (ja) * | 1987-02-13 | 1988-08-17 | Nec Corp | Ｍｅｓ電界効果トランジスタ |
| US4807022A (en) * | 1987-05-01 | 1989-02-21 | Raytheon Company | Simultaneous formation of via hole and tub structures for GaAs monolithic microwave integrated circuits |
| JPS6414949A (en) * | 1987-07-08 | 1989-01-19 | Nec Corp | Semiconductor device and manufacture of the same |
| JP2590123B2 (ja) * | 1987-08-10 | 1997-03-12 | 株式会社日立製作所 | 電界効果トランジスタ |
| JPH01257355A (ja) * | 1987-12-14 | 1989-10-13 | Mitsubishi Electric Corp | マイクロ波モノリシックｉｃ |
| JPH0294663A (ja) * | 1988-09-30 | 1990-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2546132B2 (ja) * | 1993-04-28 | 1996-10-23 | 日本電気株式会社 | 電界効果トランジスタ |
-
1982
- 1982-12-28 JP JP57229051A patent/JPS59123270A/ja active Granted
Non-Patent Citations (2)
| Title |
|---|
| IEEE TRANSACTIONS ON ELECTRON DEVECES=1981 * |
| IEEE TRANSACTIONS ON ELECTRON DEVICES=1981 * |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123270A (ja) | 1984-07-17 |
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