JPH0442937A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0442937A JPH0442937A JP14739990A JP14739990A JPH0442937A JP H0442937 A JPH0442937 A JP H0442937A JP 14739990 A JP14739990 A JP 14739990A JP 14739990 A JP14739990 A JP 14739990A JP H0442937 A JPH0442937 A JP H0442937A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置の製造方法、特にド１メインを低不
純物濃度の領域と高不純物濃度の領域とで構成したＬＤ
Ｄ構造のＭＯＳＦＥＴの製造方法に関するものである。
純物濃度の領域と高不純物濃度の領域とで構成したＬＤ
Ｄ構造のＭＯＳＦＥＴの製造方法に関するものである。
（従来の技術）
従来、微細構造を有するＭＯＳＦＥＴにおいては、ホッ
トキャリア効果を抑える等の目的から、ソース／ドレイ
ン拡ＨＩ１．ｒｆｉとチャネル領域との間に低不純物濃
度の拡散層（ｎ−層、ｐ−層）を挟んだＬ Ｄ Ｄ構造
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）が一般
に広く採用されている。このようなＬＤＤ構造を有する
ＭＯＳＦＥＴでは、この低不純物濃度の拡散層は低濃度
故に一七分な不純物拡散が行われず、したがって横方向
拡散が小さいため、ゲート電極の下側まで十分に延在し
ていない。したがって、ｎ−層はゲート電極と十分オー
バーラツプしていない。その上、ゲート電極にポリシリ
コンを用いた場合、ゲート加工後にポリシリコン表面及
び側壁に後酸化膜を形成するため、その分ゲート電極部
分が縮小し、増々オーバーラツプは小さくなる傾向にあ
る。ゲート電極とｎ−層とのオーバーラツプ量が少なす
ぎると、ホットキャリア耐性が低下するとともにトラン
ジスタの寄生抵抗の増加を招き、電流駆動能力が低下す
る欠点が生じてきた。
トキャリア効果を抑える等の目的から、ソース／ドレイ
ン拡ＨＩ１．ｒｆｉとチャネル領域との間に低不純物濃
度の拡散層（ｎ−層、ｐ−層）を挟んだＬ Ｄ Ｄ構造
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ ）が一般
に広く採用されている。このようなＬＤＤ構造を有する
ＭＯＳＦＥＴでは、この低不純物濃度の拡散層は低濃度
故に一七分な不純物拡散が行われず、したがって横方向
拡散が小さいため、ゲート電極の下側まで十分に延在し
ていない。したがって、ｎ−層はゲート電極と十分オー
バーラツプしていない。その上、ゲート電極にポリシリ
コンを用いた場合、ゲート加工後にポリシリコン表面及
び側壁に後酸化膜を形成するため、その分ゲート電極部
分が縮小し、増々オーバーラツプは小さくなる傾向にあ
る。ゲート電極とｎ−層とのオーバーラツプ量が少なす
ぎると、ホットキャリア耐性が低下するとともにトラン
ジスタの寄生抵抗の増加を招き、電流駆動能力が低下す
る欠点が生じてきた。
最近では、ホットキャリア耐性の一層の向上を図るため
に低濃度層のイオン注入は益々高エネルギーで深く打ち
込む傾向にあるから、オーバーラツプがとりにくいとい
う問題は益々重大となって来ている。
に低濃度層のイオン注入は益々高エネルギーで深く打ち
込む傾向にあるから、オーバーラツプがとりにくいとい
う問題は益々重大となって来ている。
このような欠点を除去し、ホットキャリア耐性を向上す
るとともに寄生抵抗の発生を抑えて電流駆動能力を向上
するために、ゲート電極とｎ−層のような低不純物濃度
の拡散層とを意図的にオーバーラツプさせたゲート／ｎ
−オーバーラツプＬＤＤ構造が提案されるようになり、
例えば、１９８８年１２月に発行されたＩＥＥＦ、 Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴ−ＲＯＮ
ＤＥＶＩＣＥＳ、 ＶＯＬ、 ３５． ＮＯ，１２，Ｐ
Ｐ、２０８８〜２０９３等に記載されている。
るとともに寄生抵抗の発生を抑えて電流駆動能力を向上
するために、ゲート電極とｎ−層のような低不純物濃度
の拡散層とを意図的にオーバーラツプさせたゲート／ｎ
−オーバーラツプＬＤＤ構造が提案されるようになり、
例えば、１９８８年１２月に発行されたＩＥＥＦ、 Ｔ
ＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴ−ＲＯＮ
ＤＥＶＩＣＥＳ、 ＶＯＬ、 ３５． ＮＯ，１２，Ｐ
Ｐ、２０８８〜２０９３等に記載されている。
（発明が解決しようとする課題）
上述したＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ
ＥＬＥＣＴｌ？ＯＮ Ｉ）ＥＶＩ−ＣＢＳに記載されて
いるＧａｔｅ−Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄＤｅ
ｖ ｉｃｅ （ＧＯＬＤ）においては、ポリシリコン膜
の上に酸化膜を形成した後、ポリシリコン膜をアンダー
エツチングして裾の長い台形のゲート電極を形成し、次
に燐をイオン注入してｎ−層をゲート電極の裾の部分の
下側まで延在するように形成してオーバーラツプを得る
ようにし、その後ゲート電極および酸化膜の側面にサイ
ドウオールを形成して砒素を高濃度にイオン注入してｎ
゛層を形成するようにしている。このような方法は工程
が複雑となり、コストアップにつながる上、寸法、形状
の制御も難しくなるという欠点を有している。
ＥＬＥＣＴｌ？ＯＮ Ｉ）ＥＶＩ−ＣＢＳに記載されて
いるＧａｔｅ−Ｄｒａｉｎ ０ｖｅｒｌａｐｐｅｄＤｅ
ｖ ｉｃｅ （ＧＯＬＤ）においては、ポリシリコン膜
の上に酸化膜を形成した後、ポリシリコン膜をアンダー
エツチングして裾の長い台形のゲート電極を形成し、次
に燐をイオン注入してｎ−層をゲート電極の裾の部分の
下側まで延在するように形成してオーバーラツプを得る
ようにし、その後ゲート電極および酸化膜の側面にサイ
ドウオールを形成して砒素を高濃度にイオン注入してｎ
゛層を形成するようにしている。このような方法は工程
が複雑となり、コストアップにつながる上、寸法、形状
の制御も難しくなるという欠点を有している。
本発明の目的は、上述した従来の欠点を除去し、ＬＤＤ
構造のＭＯＳＦＥＴにおいて、低濃度のドレイン層とゲ
ート電極とのオーバーラツプを十分に行うことができ、
しかも工程が簡単で歩留りの高い半導体装置の製造方法
を提供しようとするものである。
構造のＭＯＳＦＥＴにおいて、低濃度のドレイン層とゲ
ート電極とのオーバーラツプを十分に行うことができ、
しかも工程が簡単で歩留りの高い半導体装置の製造方法
を提供しようとするものである。
（課題を解決するための手段および作用）本発明による
半導体装置の製造方法は、−導電型の半導体基体の表面
に、ゲート絶縁膜を介してゲート電極を形成する工程と
、このゲート電極をマスクとして反対導電型の不純物を
半導体基体に注入する工程と、 この半導体基体に対して酸素雰囲気中または不活性ガス
で希釈した酸素雰囲気中で高温熱処理を施してここに注
入された不純物を酸化増速拡散によりゲート電極の下側
に、少なくとも０．０５μｍのオーバーラップ量が得ら
れるように拡散させて低不純物濃度の拡散層を形成する
工程と、前記ゲート電極の側面にイオン注入に対するマ
スク作用を有するサイドウオールを形成する工程と、 前記ゲート電極およびサイドウオールをマスクとして反
対導電型の不純物を高濃度で注入し、拡・散させてソー
スおよびドレインを形成する工程とを具えることを特徴
とするものである。
半導体装置の製造方法は、−導電型の半導体基体の表面
に、ゲート絶縁膜を介してゲート電極を形成する工程と
、このゲート電極をマスクとして反対導電型の不純物を
半導体基体に注入する工程と、 この半導体基体に対して酸素雰囲気中または不活性ガス
で希釈した酸素雰囲気中で高温熱処理を施してここに注
入された不純物を酸化増速拡散によりゲート電極の下側
に、少なくとも０．０５μｍのオーバーラップ量が得ら
れるように拡散させて低不純物濃度の拡散層を形成する
工程と、前記ゲート電極の側面にイオン注入に対するマ
スク作用を有するサイドウオールを形成する工程と、 前記ゲート電極およびサイドウオールをマスクとして反
対導電型の不純物を高濃度で注入し、拡・散させてソー
スおよびドレインを形成する工程とを具えることを特徴
とするものである。
このような本発明の方法では、低不純物濃度の拡散層を
形成するためのイオン注入を行っ人後、酸素雰囲気また
は不活性ガスで希釈した酸素雰囲気中で高温熱処理を行
うことによって、酸（ヒ増速拡散が行われ、不純物は通
常の拡散の場合に比べて４〜５倍も高い拡散係数を以て
拡散することとなり、ゲート電極の下側深くまで拡散す
る。一方、酸素を不活性ガスで希釈した場合には酸化速
度が小さく、ゲート電極表面の酸化膜厚を小さく抑える
ことができる。従って、この方法によりゲート電極との
オーバーラップ量を大きくとることができる。
形成するためのイオン注入を行っ人後、酸素雰囲気また
は不活性ガスで希釈した酸素雰囲気中で高温熱処理を行
うことによって、酸（ヒ増速拡散が行われ、不純物は通
常の拡散の場合に比べて４〜５倍も高い拡散係数を以て
拡散することとなり、ゲート電極の下側深くまで拡散す
る。一方、酸素を不活性ガスで希釈した場合には酸化速
度が小さく、ゲート電極表面の酸化膜厚を小さく抑える
ことができる。従って、この方法によりゲート電極との
オーバーラップ量を大きくとることができる。
第１図は高温熱処理における酸化膜の成長速度と不純物
の拡散速度を雰囲気中の酸素希釈濃度の関数として比較
して表わしたものである。酸化速度は酸素濃度の１乗に
比例するが、不純物拡散速度は後述のように酸素濃度（
即ち酸化速度の）０．５乗に比例した変化を示す。した
がってゲート／ドレイン・オーバーラツプを多くするた
めには酸素濃度を薄くシ、酸化速度を遅くしてゆっくり
酸化した方が、ポリシリコン後酸化膜厚に比べて不純物
拡散距離を大きくとることができ、７−有利であること
がわかる。
の拡散速度を雰囲気中の酸素希釈濃度の関数として比較
して表わしたものである。酸化速度は酸素濃度の１乗に
比例するが、不純物拡散速度は後述のように酸素濃度（
即ち酸化速度の）０．５乗に比例した変化を示す。した
がってゲート／ドレイン・オーバーラツプを多くするた
めには酸素濃度を薄くシ、酸化速度を遅くしてゆっくり
酸化した方が、ポリシリコン後酸化膜厚に比べて不純物
拡散距離を大きくとることができ、７−有利であること
がわかる。
（実施例）
第２図は本発明による半導体装置の製造方法の一実施例
の順次のＴ程における半導体装置の構成を示すものであ
る。先ず、第２図Ａに示すように、Ｐ型のシリコン半導
体基板１０表面にゲート絶縁膜を構成するシリコン酸化
膜２を、２００人の厚さに一様に形成した後、ＣＶＤ法
によりポリシリコン膜を４０００人の厚さに堆積し、フ
ォトエツチングによりパターニング、加工してゲート電
極３を形成する。次に第２図Ｂに示すよ・うに、ゲート
電極３の下側の部分のゲート酸化膜４を残してシリコン
酸化膜２をエツチングにより除去した後、酸化処理を施
してシリコン基板１の表面およびポリシリコンよりなる
ゲート電極３の表面に厚さ１００人の薄いシリコン酸化
膜５を形成する。続いて第２図Ｃに示すように、ゲート
電極３をマスクとして燐イオンを７０ＫｅＶのエネルギ
ーでイオン注入する。
の順次のＴ程における半導体装置の構成を示すものであ
る。先ず、第２図Ａに示すように、Ｐ型のシリコン半導
体基板１０表面にゲート絶縁膜を構成するシリコン酸化
膜２を、２００人の厚さに一様に形成した後、ＣＶＤ法
によりポリシリコン膜を４０００人の厚さに堆積し、フ
ォトエツチングによりパターニング、加工してゲート電
極３を形成する。次に第２図Ｂに示すよ・うに、ゲート
電極３の下側の部分のゲート酸化膜４を残してシリコン
酸化膜２をエツチングにより除去した後、酸化処理を施
してシリコン基板１の表面およびポリシリコンよりなる
ゲート電極３の表面に厚さ１００人の薄いシリコン酸化
膜５を形成する。続いて第２図Ｃに示すように、ゲート
電極３をマスクとして燐イオンを７０ＫｅＶのエネルギ
ーでイオン注入する。
このときの燐イオン濃度は２Ｘ１０′″原子／ｃｍ”程
度どなるよ・うにする。次に、酸素雰囲気中または不活
性気体による希釈酸素雰囲気中でアニールし、注入した
燐イオンを酸化増速拡散させてｎ−）ｉ！６および７を
形成する。本例でＣ１０、このアニールは、酸素中に窒
素またはアルゴンのような不活性ガスを分圧比で５０％
含ませた希釈酸素雰囲気中において半導体基板１を９０
０ ’Ｃの温度で１時間程度熱処理して行う。この酸化
増速拡散は、酸素雰囲気中で行うこともでき、この場合
には９００〜９５０°Ｃの温度で数１０分程度熱処理す
ればよい。このような酸化増速拡散によって燐イオンの
拡散係数は通常の非酸化雰囲気中の熱拡散の場合に比べ
て４−５倍も大きくなり、したがってゲート電極３の下
側にも十分な深さまで拡散することになる。この場合、
ｎ−層６および７は０．０５μ−以上の距離に亘ってゲ
ート電極とオーバーラツプするようにすれば十分である
。また、この酸化増速拡散によってシリコン酸化膜５は
、２００〜３００人程度まで厚くなり、同時にポリシリ
コンより成るゲート電極３も酸化されるが、ポリシリコ
ンはシリコンよりも速く酸化されるのでゲート電極の周
りにはさらに厚い酸化膜（２００〜５００人）が形成さ
れることになる。
度どなるよ・うにする。次に、酸素雰囲気中または不活
性気体による希釈酸素雰囲気中でアニールし、注入した
燐イオンを酸化増速拡散させてｎ−）ｉ！６および７を
形成する。本例でＣ１０、このアニールは、酸素中に窒
素またはアルゴンのような不活性ガスを分圧比で５０％
含ませた希釈酸素雰囲気中において半導体基板１を９０
０ ’Ｃの温度で１時間程度熱処理して行う。この酸化
増速拡散は、酸素雰囲気中で行うこともでき、この場合
には９００〜９５０°Ｃの温度で数１０分程度熱処理す
ればよい。このような酸化増速拡散によって燐イオンの
拡散係数は通常の非酸化雰囲気中の熱拡散の場合に比べ
て４−５倍も大きくなり、したがってゲート電極３の下
側にも十分な深さまで拡散することになる。この場合、
ｎ−層６および７は０．０５μ−以上の距離に亘ってゲ
ート電極とオーバーラツプするようにすれば十分である
。また、この酸化増速拡散によってシリコン酸化膜５は
、２００〜３００人程度まで厚くなり、同時にポリシリ
コンより成るゲート電極３も酸化されるが、ポリシリコ
ンはシリコンよりも速く酸化されるのでゲート電極の周
りにはさらに厚い酸化膜（２００〜５００人）が形成さ
れることになる。
次に、第２図Ｅに示すように、ゲート電極４の周りに形
成された厚いシリコン酸化膜８をザイトウォールマスク
として砒素イオンを注入し、通常の熱処理を施して、ｎ
−Ｎ６および７と連続するｎ′層より成るソース９およ
びドレイン１０を形成する。その後の処理は通常の！１
０ＳＦＥＴを形成する場合と同様であるので、詳細な説
明は省略する。
成された厚いシリコン酸化膜８をザイトウォールマスク
として砒素イオンを注入し、通常の熱処理を施して、ｎ
−Ｎ６および７と連続するｎ′層より成るソース９およ
びドレイン１０を形成する。その後の処理は通常の！１
０ＳＦＥＴを形成する場合と同様であるので、詳細な説
明は省略する。
上述したように、本発明においては酸化増速拡散によっ
て燐イオンをゲート電極４の下側まで深く拡散させて低
不純物濃度拡散層を形成するものであるが、この拡散係
数は、例えばプロセスシミュレータＳＵＰＲＥＭ（Ｓｔ
ａｎｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｏｃｅｓｓ
ＨｎｇｉｎｅｅｒｉｎｇＭｏｄｅｌ）においては次式の
ように与えられる。
て燐イオンをゲート電極４の下側まで深く拡散させて低
不純物濃度拡散層を形成するものであるが、この拡散係
数は、例えばプロセスシミュレータＳＵＰＲＥＭ（Ｓｔ
ａｎｆｏｒｄ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｏｃｅｓｓ
ＨｎｇｉｎｅｅｒｉｎｇＭｏｄｅｌ）においては次式の
ように与えられる。
Ｄ＝ Ｄｏ Ｘ（１＋Ｏｅｄ、ｆａｃｔ） −−−（１
）ここで、Ｄ、は酸化増速拡散のないときの拡散係数、
Ｏｅｄ、ｆａｃｔは次式（２）で与えられ、酸化増速に
関係した係数である。、Ｏｅｄ、ｆａｃｔは次式（２）
に示されるように、酸化速度の０．５乗に比例した値を
有するため、非酸化雰囲気中ではきわめて小さな値をと
るが、酸化雰囲気中では大きな値をとる。
）ここで、Ｄ、は酸化増速拡散のないときの拡散係数、
Ｏｅｄ、ｆａｃｔは次式（２）で与えられ、酸化増速に
関係した係数である。、Ｏｅｄ、ｆａｃｔは次式（２）
に示されるように、酸化速度の０．５乗に比例した値を
有するため、非酸化雰囲気中ではきわめて小さな値をと
るが、酸化雰囲気中では大きな値をとる。
Ｏｅｄ、ｆａｃｔ＝［ＦＩｌ、ＯＸ ｅｘｐ（−ＦＩＮ
、Ｅ／（ｋＴ））Ｘ （ＯＥＤ、ＫＯＸｅｘｐ（−０Ｅ
Ｄ、ＫＥ／（ｋＴ））ｘ ａ ｘ ｍ ｍ ｘ ／ ｄ
ｔ ）°ＥＤ、＊ｋＴＥ ］ −−−−（２）ここで
、シリコン基板１として面方位（１００）のものを用い
、ドライ酸素雰囲気中で熱処理を行って燐イオンを拡散
させる場合には以下のような数値を採用することができ
る。
、Ｅ／（ｋＴ））Ｘ （ＯＥＤ、ＫＯＸｅｘｐ（−０Ｅ
Ｄ、ＫＥ／（ｋＴ））ｘ ａ ｘ ｍ ｍ ｘ ／ ｄ
ｔ ）°ＥＤ、＊ｋＴＥ ］ −−−−（２）ここで
、シリコン基板１として面方位（１００）のものを用い
、ドライ酸素雰囲気中で熱処理を行って燐イオンを拡散
させる場合には以下のような数値を採用することができ
る。
ＦＩｌ、Ｏ＝５．５０
Ｆ Ｉ １．Ｅ＝０．５７ｅν
ＯＥＤ、ＫＯ＝２．８６Ｘ１０刊’ ｓｉｎ／μｍ０Ｅ
Ｄ、ＫＥ＝−５，６４ｅＶ ｄ Ｘｍａｘ／ｄｔ＝ （酸化速度ｇｍ ７ｍ１ｒｅ）
ＯＥＤ、ＲＡＴＥ＝０．５ に−８，３６Ｘ １０−５ｅＶ／Ｋ Ｔ＝１１７３に これらの数値を使って拡散係数を９００°Ｃ及び９５０
°Ｃのドライ酸化雰囲気中（Ｏｚ１９０％）について計
算した結果を次表に示す。
Ｄ、ＫＥ＝−５，６４ｅＶ ｄ Ｘｍａｘ／ｄｔ＝ （酸化速度ｇｍ ７ｍ１ｒｅ）
ＯＥＤ、ＲＡＴＥ＝０．５ に−８，３６Ｘ １０−５ｅＶ／Ｋ Ｔ＝１１７３に これらの数値を使って拡散係数を９００°Ｃ及び９５０
°Ｃのドライ酸化雰囲気中（Ｏｚ１９０％）について計
算した結果を次表に示す。
この結果かられかるように、酸化増速拡散においては、
通常の拡散の場合に比べて拡散係数は４〜５倍となり、
燐イオンはゲート電極の下側まで拡散し十分大きなオー
バーラツプ量が得られることが確認される。
通常の拡散の場合に比べて拡散係数は４〜５倍となり、
燐イオンはゲート電極の下側まで拡散し十分大きなオー
バーラツプ量が得られることが確認される。
また、熱処理の雰囲気を不活性ガスで希釈した酸素雰囲
気中で行なうと、ゲート電極表面の酸化膜厚を大きくす
ることなく、不純物拡散を有効に行なうことができる。
気中で行なうと、ゲート電極表面の酸化膜厚を大きくす
ることなく、不純物拡散を有効に行なうことができる。
第１図に示すように、酸化速度は酸素濃度の１乗に比例
するが、不純物拡散速度はＳＵＰＲＥＭのモデルで記述
されるように酸素濃度（即ち酸化速度の）０．５乗に比
例した変化を示す。
するが、不純物拡散速度はＳＵＰＲＥＭのモデルで記述
されるように酸素濃度（即ち酸化速度の）０．５乗に比
例した変化を示す。
したがってゲート／ドレイン・オーバーラツプを多くす
るためには酸素濃度を薄＜シ、酸化速度を遅くしてゆっ
くり酸化した方が、ポリシリコン後酸化膜厚に比べて不
純物拡散距離を大きくとることができ、有利であること
がわかる。したがってｎ−層イオン注入後の高温熱処理
を希釈酸化雰囲気中で行なうことにより、ゲート／ドレ
イン・オーバーラツプを十分に確保したＬＤＤ ＭＯＳ
ＦＥＴを簡単な方法により実現することができる。
るためには酸素濃度を薄＜シ、酸化速度を遅くしてゆっ
くり酸化した方が、ポリシリコン後酸化膜厚に比べて不
純物拡散距離を大きくとることができ、有利であること
がわかる。したがってｎ−層イオン注入後の高温熱処理
を希釈酸化雰囲気中で行なうことにより、ゲート／ドレ
イン・オーバーラツプを十分に確保したＬＤＤ ＭＯＳ
ＦＥＴを簡単な方法により実現することができる。
本発明は上述した実施例にのみ限定されるものではなく
、幾多の変更や変形を加えることができる。例えば上述
した実施例では酸化増速拡散処理中に、ポリシリコンよ
り成るゲート電極の表面に形成される厚い酸化膜をサイ
ドウオールとしてｎ゛層を形成するためのイオン注入を
行なったが、酸化増速拡散処理後、シリコン酸化膜を除
去し、又はシリコン酸化膜の上に改めてゲート電極の側
面にサイドウオールを形成することもできる。
、幾多の変更や変形を加えることができる。例えば上述
した実施例では酸化増速拡散処理中に、ポリシリコンよ
り成るゲート電極の表面に形成される厚い酸化膜をサイ
ドウオールとしてｎ゛層を形成するためのイオン注入を
行なったが、酸化増速拡散処理後、シリコン酸化膜を除
去し、又はシリコン酸化膜の上に改めてゲート電極の側
面にサイドウオールを形成することもできる。
（発明の効果）
上述したように、本発明による半導体装置の製造方法に
よれば、ＬＤＤ構造の低不純物濃度層を得るためのイオ
ン注入を、ゲート電極をマスクとして行った後、次に酸
素雰囲気中または不活性ガスで希釈した酸素雰囲気中で
高温熱処理を行い、回復酸化と同時に酸化増速拡散によ
りイオンをゲート電極の下側深くまで拡散させて低不純
物濃度層を形成することができる。これにより、ゲート
−ドレイン間のオーバーラツプを０．０５μｍ以上取る
ことができ、ホットキャリア耐性を向上することができ
るとともに寄生抵抗の低減による電流駆動能力の向上を
図ることができる。またオーバーラツプ量を大きくする
ために特別な層を設けたりイオン注入を斜めから行なう
ようなことは必要ないから、製造工程が複雑になったり
することがないため歩留りが向上し、信顛性も向上する
ことになる。
よれば、ＬＤＤ構造の低不純物濃度層を得るためのイオ
ン注入を、ゲート電極をマスクとして行った後、次に酸
素雰囲気中または不活性ガスで希釈した酸素雰囲気中で
高温熱処理を行い、回復酸化と同時に酸化増速拡散によ
りイオンをゲート電極の下側深くまで拡散させて低不純
物濃度層を形成することができる。これにより、ゲート
−ドレイン間のオーバーラツプを０．０５μｍ以上取る
ことができ、ホットキャリア耐性を向上することができ
るとともに寄生抵抗の低減による電流駆動能力の向上を
図ることができる。またオーバーラツプ量を大きくする
ために特別な層を設けたりイオン注入を斜めから行なう
ようなことは必要ないから、製造工程が複雑になったり
することがないため歩留りが向上し、信顛性も向上する
ことになる。
第１図は、高温熱処理における酸化速度と不純物拡散速
度との関係を、酸素希釈濃度に対してプロットして表わ
したグラフ、 第２図Ａ−Ｅは、本発明による半導体装置の製造方法の
一実施例の順次の工程を示す線図的断面図である。 １・・・シリコン半導体基板 ２・・・シリコン酸化膜 ３・・・ゲート電極４・・
・ゲート酸化膜 ６，７・・・ｎ−層８・・・シリ
コンＭ化Ｈ９・・・ソース１１・・・ドレイン 第１ 図 第２図
度との関係を、酸素希釈濃度に対してプロットして表わ
したグラフ、 第２図Ａ−Ｅは、本発明による半導体装置の製造方法の
一実施例の順次の工程を示す線図的断面図である。 １・・・シリコン半導体基板 ２・・・シリコン酸化膜 ３・・・ゲート電極４・・
・ゲート酸化膜 ６，７・・・ｎ−層８・・・シリ
コンＭ化Ｈ９・・・ソース１１・・・ドレイン 第１ 図 第２図
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基体の表面に、ゲート絶縁膜を介
してゲート電極を形成する工程と、このゲート電極をマ
スクとして反対導電型 の不純物を半導体基体に注入する工程と、 この半導体基体に対して酸素雰囲気中また は不活性ガスで希釈した酸素雰囲気中で高温熱処理を施
してここに注入された不純物を酸化増速拡散によりゲー
ト電極の下側に、少なくとも０．０５μｍのオーバーラ
ップ量が得られるように拡散させて低不純物濃度の拡散
層を形成する工程と、 前記ゲート電極の側面にイオン注入に対す るマスク作用を有するサイドウォールを形成する工程と
、 前記ゲート電極およびサイドウォールをマ スクとして反対導電型の不純物を高濃度で注入して拡散
させてソースおよびドレインを形成する工程とを具える
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14739990A JPH0442937A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14739990A JPH0442937A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0442937A true JPH0442937A (ja) | 1992-02-13 |
Family
ID=15429407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14739990A Pending JPH0442937A (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0442937A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008303957A (ja) * | 2007-06-06 | 2008-12-18 | Toyo Tire & Rubber Co Ltd | 防振装置 |
-
1990
- 1990-06-07 JP JP14739990A patent/JPH0442937A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008303957A (ja) * | 2007-06-06 | 2008-12-18 | Toyo Tire & Rubber Co Ltd | 防振装置 |
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