JPH0443360B2 - - Google Patents
Info
- Publication number
- JPH0443360B2 JPH0443360B2 JP59238905A JP23890584A JPH0443360B2 JP H0443360 B2 JPH0443360 B2 JP H0443360B2 JP 59238905 A JP59238905 A JP 59238905A JP 23890584 A JP23890584 A JP 23890584A JP H0443360 B2 JPH0443360 B2 JP H0443360B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- data bus
- data
- bits
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、内部データバスのビツト数より多い
ビツト数の並列データを記憶したリードオンリー
メモリ（以下ROMと称す）を内蔵した集積回路
に関する。
ビツト数の並列データを記憶したリードオンリー
メモリ（以下ROMと称す）を内蔵した集積回路
に関する。
マイクロコンピユータ等のシングルチツプにお
けるROMの並列出力ビツト数は、内部処理ビツ
ト数（内部データバスのビツト数）と同じかある
いは多くても２倍程度であるため、テスト時には
内部データバスを介してROMの記憶データを
Ｉ／Ｏポートより順次外部へ出力してその検証を
行なつていた。
けるROMの並列出力ビツト数は、内部処理ビツ
ト数（内部データバスのビツト数）と同じかある
いは多くても２倍程度であるため、テスト時には
内部データバスを介してROMの記憶データを
Ｉ／Ｏポートより順次外部へ出力してその検証を
行なつていた。
第２図はこの種のROMを内蔵した集積回路の
従来例の回路図である。通常の使用時には、
ROM２１の４ビツト並列データは内部データバ
ス２２（４ビツト）に出力され、インストラクシ
ヨンデコーダ２３からの制御信号により４ビツト
の出力ポート２８〜３２にラツチされ集積回路外
部へ出力される。一方テスト時には、テスト信号
入力端子２５からテスト信号がデコーダ２３に入
力され、これによりデコーダ２３はROM２１の
４ビツト並列データを内部データバス２２に出力
させる。そして、このデータが４ビツト出力ポー
ト２８にラツチされ、データの検証が行なわれ
る。
従来例の回路図である。通常の使用時には、
ROM２１の４ビツト並列データは内部データバ
ス２２（４ビツト）に出力され、インストラクシ
ヨンデコーダ２３からの制御信号により４ビツト
の出力ポート２８〜３２にラツチされ集積回路外
部へ出力される。一方テスト時には、テスト信号
入力端子２５からテスト信号がデコーダ２３に入
力され、これによりデコーダ２３はROM２１の
４ビツト並列データを内部データバス２２に出力
させる。そして、このデータが４ビツト出力ポー
ト２８にラツチされ、データの検証が行なわれ
る。
ところで、近年電卓等においては消費電力を減
少するため動作周波数が落とされ、結果的に
ROMの並列出力ビツト数は内部処理ビツト数に
比べはるかに増大するに至つている。このような
場合にROMのデータの検証を行なうには、
ROM２１から読み出された並列データを一旦レ
ジスタ２７に格納したのち、分割して順次出力ポ
ート２８に出力するしかなかつた。
少するため動作周波数が落とされ、結果的に
ROMの並列出力ビツト数は内部処理ビツト数に
比べはるかに増大するに至つている。このような
場合にROMのデータの検証を行なうには、
ROM２１から読み出された並列データを一旦レ
ジスタ２７に格納したのち、分割して順次出力ポ
ート２８に出力するしかなかつた。
このため従来はデータの検証のために多大の時
間を要すると共に、また内部データバス２２に入
らないROM２１の出力がある場合には、この種
のデータの検証は行なうことができないものであ
つた。ここで上述の方法の代りに検証のために演
算部２４で演算を実行させ、その演算結果から検
証を行なう方法が考えられるが、この方法は前述
の方法よりさらに時間がかかり、到底すべてのデ
ータを検証することはできないものである。
間を要すると共に、また内部データバス２２に入
らないROM２１の出力がある場合には、この種
のデータの検証は行なうことができないものであ
つた。ここで上述の方法の代りに検証のために演
算部２４で演算を実行させ、その演算結果から検
証を行なう方法が考えられるが、この方法は前述
の方法よりさらに時間がかかり、到底すべてのデ
ータを検証することはできないものである。
前述したように従来の集積回路は、ROMのデ
ータの出力ビツト数が内部処理ビツト数より多く
なると、その記憶データの検証に多大の時間を要
するという問題点があつた。
ータの出力ビツト数が内部処理ビツト数より多く
なると、その記憶データの検証に多大の時間を要
するという問題点があつた。
本発明の目的は、記憶データの検証を容易かつ
短時間に行なえるようにした集積回路を提供する
ことにある。
短時間に行なえるようにした集積回路を提供する
ことにある。
本発明の集積回路は、内部データバスとは別
の、ROMの並列データ分のビツト数を有するデ
ータバスと、テスト時には前記データバスに出力
された前記ROMの並列データを、通常使用時に
は前記内部データバス上のデータを共通の出力端
子に出力する出力切換回路とを有している。
の、ROMの並列データ分のビツト数を有するデ
ータバスと、テスト時には前記データバスに出力
された前記ROMの並列データを、通常使用時に
は前記内部データバス上のデータを共通の出力端
子に出力する出力切換回路とを有している。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明による集積回路の一実施例の回
路図である。ROM１は20ビツトの並列データを
記憶したリードオンリーメモリで、一方におい
て、それらの８ビツトバスがインストラクシヨン
デコーダ３に、４ビツトバス、４ビツトバスが内
部データバス２（４ビツト）に、さらに４ビツト
バスがレジスタ７にそれぞれ出力されると同時
に、他方において20ビツトバス１４が後述する出
力切換回路１３に出力されている。出力切換回路
１３は前述したデータバス１４によるROM１か
らの20ビツトの並列データ出力と５つの４ビツト
バスによる内部データバス２からの出力が接続さ
れている。出力切換回路１３は、通常の使用時に
は内部データバス２からのデータを４ビツト出力
ポート８〜１２上に出力するが、一方テスト時に
は、テスト信号がテスト信号入力端子５から入力
され、これによりインストラクシヨンデコーダ３
がすべての４ビツト出力ポート８〜１２のゲート
を開き、これと同時に前記切換回路１３はROM
１のすべての記憶並列ビツトデータを前記20ビツ
トバス１４を介してすべての出力ポート８〜１２
上に直接かつ同時に出力する。なお、演算部４は
インストラクシヨンデコーダ３を介して演算を行
ない、入力ポート６は内部データバス２を介して
データの入力を行なう。
路図である。ROM１は20ビツトの並列データを
記憶したリードオンリーメモリで、一方におい
て、それらの８ビツトバスがインストラクシヨン
デコーダ３に、４ビツトバス、４ビツトバスが内
部データバス２（４ビツト）に、さらに４ビツト
バスがレジスタ７にそれぞれ出力されると同時
に、他方において20ビツトバス１４が後述する出
力切換回路１３に出力されている。出力切換回路
１３は前述したデータバス１４によるROM１か
らの20ビツトの並列データ出力と５つの４ビツト
バスによる内部データバス２からの出力が接続さ
れている。出力切換回路１３は、通常の使用時に
は内部データバス２からのデータを４ビツト出力
ポート８〜１２上に出力するが、一方テスト時に
は、テスト信号がテスト信号入力端子５から入力
され、これによりインストラクシヨンデコーダ３
がすべての４ビツト出力ポート８〜１２のゲート
を開き、これと同時に前記切換回路１３はROM
１のすべての記憶並列ビツトデータを前記20ビツ
トバス１４を介してすべての出力ポート８〜１２
上に直接かつ同時に出力する。なお、演算部４は
インストラクシヨンデコーダ３を介して演算を行
ない、入力ポート６は内部データバス２を介して
データの入力を行なう。
このように本実施例による集積回路によれば、
ROM１のすべての並列データを直接かつ同時に
すべての出力ポート８〜１２に出力することがで
きるので、多数の記憶データの検証を極めて容易
かつ短時間に行なうことができる。なお、出力切
換回路１３などのシングルチツプへの追加加工
は、近年の繊細加工技術の進歩により容易に行な
うことができるものである。
ROM１のすべての並列データを直接かつ同時に
すべての出力ポート８〜１２に出力することがで
きるので、多数の記憶データの検証を極めて容易
かつ短時間に行なうことができる。なお、出力切
換回路１３などのシングルチツプへの追加加工
は、近年の繊細加工技術の進歩により容易に行な
うことができるものである。
以上説明したように、本発明による集積回路に
よれば、内部データバスと出力ポートとの間に、
内部データバスを介せずROMと直接接続するデ
ータバスを有する出力切換回路を設けることによ
り、ROMが記憶している多数ビツト並列データ
のすべてを直接かつ同時にすべての出力ポート上
に出力できるように構成したものであるから、
ROMの多数の並列データの検証を極めて容易か
つ短時間に行うことができる利点がある。
よれば、内部データバスと出力ポートとの間に、
内部データバスを介せずROMと直接接続するデ
ータバスを有する出力切換回路を設けることによ
り、ROMが記憶している多数ビツト並列データ
のすべてを直接かつ同時にすべての出力ポート上
に出力できるように構成したものであるから、
ROMの多数の並列データの検証を極めて容易か
つ短時間に行うことができる利点がある。
第１図は本発明による集積回路の一実施例の回
路図、第２図は集積回路の従来例の回路図であ
る。 １……ROM、２……内部データバス、３……
インストラクシヨンデコーダ、５……テスト信号
入力端子、１３……出力切換回路、１４……20ビ
ツトバス。
路図、第２図は集積回路の従来例の回路図であ
る。 １……ROM、２……内部データバス、３……
インストラクシヨンデコーダ、５……テスト信号
入力端子、１３……出力切換回路、１４……20ビ
ツトバス。
Claims (1)
- １ 内部データバスのビツト数より多いビツト数
の並列データを記憶したメモリを内蔵した集積回
路において、前記内部データバスとは独立に、前
記並列データ分のビツト数を有するデータバスを
設け、通常使用時には前記内部データバス上のデ
ータを、予め決められた基本単位づつ対応する出
力端子から出力し、一方テスト時には前記データ
バスを用いて前記メモリ内の並列データを同時に
前記出力端子から出力する出力切換回路を有する
ことと特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238905A JPS61117798A (ja) | 1984-11-13 | 1984-11-13 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238905A JPS61117798A (ja) | 1984-11-13 | 1984-11-13 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117798A JPS61117798A (ja) | 1986-06-05 |
| JPH0443360B2 true JPH0443360B2 (ja) | 1992-07-16 |
Family
ID=17037010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238905A Granted JPS61117798A (ja) | 1984-11-13 | 1984-11-13 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117798A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332634A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Memory |
| JPS59175093A (ja) * | 1983-03-22 | 1984-10-03 | Mitsubishi Electric Corp | 半導体メモリ |
-
1984
- 1984-11-13 JP JP59238905A patent/JPS61117798A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61117798A (ja) | 1986-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0062431B1 (en) | A one chip microcomputer | |
| US4905142A (en) | Semiconductor integrated circuit device with built-in arrangement for memory testing | |
| JPS60127598A (ja) | 半導体集積回路装置 | |
| JPH0443360B2 (ja) | ||
| US5949984A (en) | Emulator system | |
| JPS62224836A (ja) | 半導体集積回路装置 | |
| JPS6022774B2 (ja) | 入出力端子制御方式 | |
| JP2922963B2 (ja) | シーケンスコントローラ | |
| JPS62229452A (ja) | 周辺モジユ−ルアクセス方式 | |
| JPS59168550A (ja) | 情報処理装置 | |
| JPH0121383Y2 (ja) | ||
| JPH0721760B2 (ja) | ディジタル演算回路 | |
| JP3057749B2 (ja) | 入出力ポート | |
| JPH04168700A (ja) | 集積回路装置 | |
| JPH07122814B2 (ja) | シ−ケンスコントロ−ラ | |
| JPS61143808A (ja) | シ−ケンス制御装置のビツトモデイフアイ回路 | |
| JPH04254999A (ja) | 半導体メモリ回路 | |
| JPS6329295B2 (ja) | ||
| JPH01211058A (ja) | 状態設定回路 | |
| JPS59191199A (ja) | 半導体集積回路 | |
| JPH04204273A (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| JPH04113469A (ja) | 論理シミュレーションプロセッサ | |
| JPS62125441A (ja) | １チツプマイクロコンピユ−タ | |
| JPH04152193A (ja) | Ｉｃカード | |
| JPH0827741B2 (ja) | シングルチップ・マイクロコンピュータ |