JPH0443430A - スクラッチパッドメモリ読出し制御方式 - Google Patents
スクラッチパッドメモリ読出し制御方式Info
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- JPH0443430A JPH0443430A JP15106590A JP15106590A JPH0443430A JP H0443430 A JPH0443430 A JP H0443430A JP 15106590 A JP15106590 A JP 15106590A JP 15106590 A JP15106590 A JP 15106590A JP H0443430 A JPH0443430 A JP H0443430A
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- Pending
Links
- 230000004044 response Effects 0.000 claims 1
- 230000006866 deterioration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000010365 information processing Effects 0.000 description 2
- 235000006716 Broussonetia kazinoki Nutrition 0.000 description 1
- 240000006248 Broussonetia kazinoki Species 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスクラッチパッドメモリ（ＳＰＭ）の読出し制
御方式に関する。ＳＰＭは情報処理装置の演算処理部に
おいて、演算器を補助するためのデータを記憶する高速
メモリである。
御方式に関する。ＳＰＭは情報処理装置の演算処理部に
おいて、演算器を補助するためのデータを記憶する高速
メモリである。
従来、ＳＰＭの読出し制御に関しては、ＳＰＭと同じビ
ット幅を有するＳＰＭ読出しレジスタが使用されていた
ので、特に複雑な制御は必要なく、ＳＰＭからデータを
読出し、そのままＳＰＭ読出しレジスタへ格納しておけ
ばよかった。
ット幅を有するＳＰＭ読出しレジスタが使用されていた
ので、特に複雑な制御は必要なく、ＳＰＭからデータを
読出し、そのままＳＰＭ読出しレジスタへ格納しておけ
ばよかった。
一方、ＳＰＭを構成するＲｋＭ自体も、ＳＰＭ読出しレ
ジスタと同一のビット幅をもつように構成することは可
能であった。
ジスタと同一のビット幅をもつように構成することは可
能であった。
上述した従来のＳＰＭｆｉ出し制御方式は、ＳＰＭから
読出したデータをＳＰＭの読出しレジスタヘそのまま格
納している。
読出したデータをＳＰＭの読出しレジスタヘそのまま格
納している。
しかし、近年、ＲＡＭチップの集積度あるい祉、信頼性
の問題などから、従来のように、要求されるだけのビッ
ト幅を有するＳＰＭを構成することができなくなった。
の問題などから、従来のように、要求されるだけのビッ
ト幅を有するＳＰＭを構成することができなくなった。
そこで、それに対応して、ＳＰＭ読出しレジスタのビッ
ト幅も小さくしてしまうと、−度に演算処理できるビッ
ト数が小さくなってしまうので、各演算処理命令の性能
が低下することになる。
ト幅も小さくしてしまうと、−度に演算処理できるビッ
ト数が小さくなってしまうので、各演算処理命令の性能
が低下することになる。
また、ＳＰＭ読出しレジスタのビット幅をそのままにし
て演算処理を行う直前に、従来通シの演算データのビッ
ト幅にしようとすると、本来行うべき演算処理の＃丘か
に％ＳＰＭ読出しデータの拡張処理またはＳＰＭ［出し
データと他のデータとの接合処理が必要となり、結局、
演算処理命令の性能低下を招くという問題点がある。
て演算処理を行う直前に、従来通シの演算データのビッ
ト幅にしようとすると、本来行うべき演算処理の＃丘か
に％ＳＰＭ読出しデータの拡張処理またはＳＰＭ［出し
データと他のデータとの接合処理が必要となり、結局、
演算処理命令の性能低下を招くという問題点がある。
本発明のＳＰＭ読出し制御方式は、マイクロプログラム
によって動作が制御され、書変え可能なメモリから構成
されるスクラッチパッドメモリと、該スクラッチパッド
メモリのビット幅を超えるビット幅を有するＳＰＭ読出
しレジスタと、前記スクラッチパッドメモリから前記Ｓ
ＰＭ読出しレジスタヘデータを読出す際にスクラッチバ
、トメモリから読出されたデータの不足のビット数に対
し、前記ＳＰＭ読出しレジスタの特定のビット位置に、
所定の値を設定するＳＰＭ読出しセレクタと、 該ＳＰＭ読出しセレクタを前記マイクロプログラムで制
御するＳＰＭリード制御手段とを有することを特徴とす
る。
によって動作が制御され、書変え可能なメモリから構成
されるスクラッチパッドメモリと、該スクラッチパッド
メモリのビット幅を超えるビット幅を有するＳＰＭ読出
しレジスタと、前記スクラッチパッドメモリから前記Ｓ
ＰＭ読出しレジスタヘデータを読出す際にスクラッチバ
、トメモリから読出されたデータの不足のビット数に対
し、前記ＳＰＭ読出しレジスタの特定のビット位置に、
所定の値を設定するＳＰＭ読出しセレクタと、 該ＳＰＭ読出しセレクタを前記マイクロプログラムで制
御するＳＰＭリード制御手段とを有することを特徴とす
る。
次に、本発明について図面を参鳴して説明する。
第１図は本発明の第１の実施例を表す図であり、情報処
理装置の演算処理部を構成する。
理装置の演算処理部を構成する。
本演算処理部は、コントロールストア（Ｃ８）■に格納
されコントａ−ルストアレジスタ（Ｃ８Ｂ）２に読出さ
れたマイクロプログラムによりて制御される。ただし、
ＳＰＭ３近辺以外のマイクロプログラム制御部について
は、図面の繁雑化を回避するため省略しである。
されコントａ−ルストアレジスタ（Ｃ８Ｂ）２に読出さ
れたマイクロプログラムによりて制御される。ただし、
ＳＰＭ３近辺以外のマイクロプログラム制御部について
は、図面の繁雑化を回避するため省略しである。
さて、本演算処理部は７２ビツトの大きさのデータが演
算器４によって演算処理される。もちろん、演算器４の
入力レジスタ５．出力レジスタ６゜入力セレクタ７と８
．出力セレクタ９およびＳＰＭ読出しレジスタ１０も７
２ビツトの大きさをもっている。一方、ＳＰＭ３のビッ
ト幅は５４ビツトであり、ＳＰＭ書込みレジスタ１１も
５４ビツトの大きざをもっている。
算器４によって演算処理される。もちろん、演算器４の
入力レジスタ５．出力レジスタ６゜入力セレクタ７と８
．出力セレクタ９およびＳＰＭ読出しレジスタ１０も７
２ビツトの大きさをもっている。一方、ＳＰＭ３のビッ
ト幅は５４ビツトであり、ＳＰＭ書込みレジスタ１１も
５４ビツトの大きざをもっている。
ＳＰＭ３Ｔｈアクセスするアドレスは、ＳＰＭライト／
リード（Ｗ／Ｒ）アドレスレジスタ１２の内容にしたが
って指定される。ＳＰＭＷ／Ｒアドレスレジスタ１２は
、Ｃ８几２に格納されたマイクロプログラムによって、
ストローブおよびロードされるデータが与えられる。こ
うして決定されたＳＰＭＷ／Ｒアドレスレジスタ１２の
内容にしたがってＳＰＭ３から５４ビツトのデータが読
出される。
リード（Ｗ／Ｒ）アドレスレジスタ１２の内容にしたが
って指定される。ＳＰＭＷ／Ｒアドレスレジスタ１２は
、Ｃ８几２に格納されたマイクロプログラムによって、
ストローブおよびロードされるデータが与えられる。こ
うして決定されたＳＰＭＷ／Ｒアドレスレジスタ１２の
内容にしたがってＳＰＭ３から５４ビツトのデータが読
出される。
ＳＰＭ３から読出されたデータはＳＰＭ読出しセレクタ
１３を通過する際、Ｃ８Ｂ、２に格納されたマイクロプ
ログラムの特定の２ビツトを使用するＳＰＭ！ｊ−ド制
御手段１４により、第２図に示されるような制御が実行
される。その結果、ｓＰＭＷｌ、出しレジスタ１０から
の出方をそのまま演算器４の入力として使用できる。そ
の様子を示し、たものが第３−Ａ図〜第３−Ｄ図である
。ここでは、代表例として第３−Ａ図について詳しく説
明する。
１３を通過する際、Ｃ８Ｂ、２に格納されたマイクロプ
ログラムの特定の２ビツトを使用するＳＰＭ！ｊ−ド制
御手段１４により、第２図に示されるような制御が実行
される。その結果、ｓＰＭＷｌ、出しレジスタ１０から
の出方をそのまま演算器４の入力として使用できる。そ
の様子を示し、たものが第３−Ａ図〜第３−Ｄ図である
。ここでは、代表例として第３−Ａ図について詳しく説
明する。
第３−Ａ図において、入力データ３１は、演算結果とし
て保存部分３５とオール０部分３６とで構成される出力
データ３２を期待しているとする。
て保存部分３５とオール０部分３６とで構成される出力
データ３２を期待しているとする。
これに対して、ＳＰＭデータ３３が用意されるものとす
る。
る。
この場合、ＳＰＭデータ３３は、出力データ３２の保存
部分３５に対応する部分はオールｌ、またオールゼロ部
分に対応する部分はオール０となっている。しかしなが
ら、ＳＰＭデータ３３は本実施例では５４ビツトしかな
いので、７２ビツトの出力データ３２におけるオールゼ
ロ部分３６に対応させるには１８ビ、ト不足している。
部分３５に対応する部分はオールｌ、またオールゼロ部
分に対応する部分はオール０となっている。しかしなが
ら、ＳＰＭデータ３３は本実施例では５４ビツトしかな
いので、７２ビツトの出力データ３２におけるオールゼ
ロ部分３６に対応させるには１８ビ、ト不足している。
そこで、第２図で示されるように、Ｃ８几ビツト（ｎ、
ｎ＋１）を（０，０）に設定することによって、ＳＰＭ
データ３３がＳＰＭ読出しセレクタ１３を通過する際に
、不足の１８ビ、トのゼロを追加して補充済ＳＰＭデー
タ３４を得るようにしている。
ｎ＋１）を（０，０）に設定することによって、ＳＰＭ
データ３３がＳＰＭ読出しセレクタ１３を通過する際に
、不足の１８ビ、トのゼロを追加して補充済ＳＰＭデー
タ３４を得るようにしている。
もし、ＳＰＭ読出しセレクタ１３を通過する際、不足の
１８ビツトのゼロを追加する機能が無ければ、演算器４
を使用して、補充済ＳＰＭ読出しデータ３４相当のデー
タを作成しなければならない。
１８ビツトのゼロを追加する機能が無ければ、演算器４
を使用して、補充済ＳＰＭ読出しデータ３４相当のデー
タを作成しなければならない。
しかし、その場合には、ＳＰＭ＠出しセレクタ１３を使
用して補充済ＳＰＭ読出しデータ３４ｆ：作成する本実
施例より時間が余計にかかるというのは明らかである。
用して補充済ＳＰＭ読出しデータ３４ｆ：作成する本実
施例より時間が余計にかかるというのは明らかである。
第３−Ｂ図は、演算結果として保存部分３８とオール１
部分３９からなる出力データ３７を得ることを目的とし
た場合の図である。このときは第２図で示されるように
ＣＡＲピ、）（ｎ、ｎ＋１）を（０，１）に設定しなけ
ればならない。
部分３９からなる出力データ３７を得ることを目的とし
た場合の図である。このときは第２図で示されるように
ＣＡＲピ、）（ｎ、ｎ＋１）を（０，１）に設定しなけ
ればならない。
第３−０図は、演算結果として保存部分４１とオール０
部分４２からなる出力データ４０を得ることを目的とし
た場合の図である。このときは、第２図で示されるよう
にＣ８几ビｙト（ｎ、ｎ−１−１）を（１，０）に設定
しなければならない。
部分４２からなる出力データ４０を得ることを目的とし
た場合の図である。このときは、第２図で示されるよう
にＣ８几ビｙト（ｎ、ｎ−１−１）を（１，０）に設定
しなければならない。
また、第３−Ｄ図は、演算結果として保存部分４４とオ
ール１部分４５からなる出力データ４３を得ることを目
的とした場合の図である。このときは、第２図で示され
るようにＣ８Ｒビｙ ） （ｎ。
ール１部分４５からなる出力データ４３を得ることを目
的とした場合の図である。このときは、第２図で示され
るようにＣ８Ｒビｙ ） （ｎ。
ｎ＋１ ）を（１、ｌ）に設定しなけれはならない。
第４図は本発明の第２の実施例を表す図である。
本実施例においては、ＳＰＭ読出しセレクタ１３の出力
制御（第２図）を行うのに、ＳＰＭＷ／Ｒアドレスレジ
スタ１２に格納されたアドレスビットのうちの特定の２
ビ、トを使用している点が第１の実施例と異なる。
制御（第２図）を行うのに、ＳＰＭＷ／Ｒアドレスレジ
スタ１２に格納されたアドレスビットのうちの特定の２
ビ、トを使用している点が第１の実施例と異なる。
また、第５図は本発明の第３の実施例を表す図である。
本実施例においては、ＳＰＭ読出しセレクタ１３の出力
制御（第２図）を行うのに、ＳＰＭ３から読出されたデ
ータのうちの特定の２ビツトを使用している点が第１の
実施例および第２の実施例と異なる。
制御（第２図）を行うのに、ＳＰＭ３から読出されたデ
ータのうちの特定の２ビツトを使用している点が第１の
実施例および第２の実施例と異なる。
以上のように、本発明では、ＳＰＭ読出しセレクタ１３
で追加した１８ビツトのビットパターンは、第２図に示
されるように４通りであるが、ＳＰＭ読出しセレクタ１
３の段数を増加させることにより、より多くのビットパ
ターンをＳＰＭデータ３３に追加することも可能である
。また、８２Ｍデータ１３の内部に挿入することも可能
である。
で追加した１８ビツトのビットパターンは、第２図に示
されるように４通りであるが、ＳＰＭ読出しセレクタ１
３の段数を増加させることにより、より多くのビットパ
ターンをＳＰＭデータ３３に追加することも可能である
。また、８２Ｍデータ１３の内部に挿入することも可能
である。
したがって、本発明によってＳＰＭのど、ト幅より、Ｓ
ＰＭ読出しレジスタ１０のビット幅の方が大きい装置に
おいても、ＳＰＭ読出しレジスタｌＯの内容をそのまま
演算器４の入力として使用できるので、ＳＰＭのビット
幅が従来より小さくなったことによる性能低下を小さく
抑えることができるという効果がある。
ＰＭ読出しレジスタ１０のビット幅の方が大きい装置に
おいても、ＳＰＭ読出しレジスタｌＯの内容をそのまま
演算器４の入力として使用できるので、ＳＰＭのビット
幅が従来より小さくなったことによる性能低下を小さく
抑えることができるという効果がある。
以上説明したように本発明は、ＳＰＭからＳＰＭ読出し
レジスタへデータを読出す際、ＳＰＭデータの不足のビ
ット数に対し、ＳＰＭ読出しレジスタの特定のと、上位
置に特定の値を設定するＳＰＭ読出しセレクタと、ＳＰ
Ｍ読出しセレクタをマイクロプログラムで制御するＳＰ
Ｍリード制御手段とを有することにより、ＳＰＭのビッ
ト幅よりＳＰＭ読出しレジスタのビット幅および演算器
の入力データのビット幅の方が大きい装置においても、
ＳＰＭ読出しレジスタの内容をそのまま演算器の入力と
して使用できるので、ＳＰＭのビット幅が従来より小さ
くなったことによる性能低下を小さく抑えることができ
るという効果がある。
レジスタへデータを読出す際、ＳＰＭデータの不足のビ
ット数に対し、ＳＰＭ読出しレジスタの特定のと、上位
置に特定の値を設定するＳＰＭ読出しセレクタと、ＳＰ
Ｍ読出しセレクタをマイクロプログラムで制御するＳＰ
Ｍリード制御手段とを有することにより、ＳＰＭのビッ
ト幅よりＳＰＭ読出しレジスタのビット幅および演算器
の入力データのビット幅の方が大きい装置においても、
ＳＰＭ読出しレジスタの内容をそのまま演算器の入力と
して使用できるので、ＳＰＭのビット幅が従来より小さ
くなったことによる性能低下を小さく抑えることができ
るという効果がある。
第１図は本発明の第１実施例を表す図、第２図はＳＰＭ
読出しセレクタ１３を制御するＳＰＭ制御手段１４の制
御結果を示す図、第３−Ａ〜第３−Ｄ図は本発明で実現
される具体例を示す図、第４図は本発明の第２の実施例
を表す図、第５図は本発明の第３の実施例を表す図であ
る。 ｌ・・・・・・コントロールストア（Ｃ８）、２・・・
・・・コントロールストアレジスタ（ａＳ几）、３゛°
°°°°スクラツチパツドメモリ（ＳＰＭ）、４・・・
・・・演算器、５・・・・−・入力レジスタ、６・・・
・・・出力レジスタ、７゜８・・・・・・入力セレクタ
、９・・・・・・出力セレクタ、１０・・・・・・ＳＰ
Ｍ読出しレジスタ、１１・・・・・・ＳＰＭ書込みレジ
スタ、１２・−・・・・ＳＰＭＷ／Ｒアドレスレジスタ
、１３・・−・・・ＳＰＭ読出しセレクタ、１４，１５
゜１６・・・・・・ＳＰＭリード制御手段。 代理人 弁理士 内 原 晋 第２図 Ｅ■＝＝コ １ □ ロ■＝ヨ＝■コ ０ゴ＝＝＝＝コ 匡三＝■コ ↓ Ｅ工＝コ■コ ↓ 口＝＝＝＝７Ｚ ↓
読出しセレクタ１３を制御するＳＰＭ制御手段１４の制
御結果を示す図、第３−Ａ〜第３−Ｄ図は本発明で実現
される具体例を示す図、第４図は本発明の第２の実施例
を表す図、第５図は本発明の第３の実施例を表す図であ
る。 ｌ・・・・・・コントロールストア（Ｃ８）、２・・・
・・・コントロールストアレジスタ（ａＳ几）、３゛°
°°°°スクラツチパツドメモリ（ＳＰＭ）、４・・・
・・・演算器、５・・・・−・入力レジスタ、６・・・
・・・出力レジスタ、７゜８・・・・・・入力セレクタ
、９・・・・・・出力セレクタ、１０・・・・・・ＳＰ
Ｍ読出しレジスタ、１１・・・・・・ＳＰＭ書込みレジ
スタ、１２・−・・・・ＳＰＭＷ／Ｒアドレスレジスタ
、１３・・−・・・ＳＰＭ読出しセレクタ、１４，１５
゜１６・・・・・・ＳＰＭリード制御手段。 代理人 弁理士 内 原 晋 第２図 Ｅ■＝＝コ １ □ ロ■＝ヨ＝■コ ０ゴ＝＝＝＝コ 匡三＝■コ ↓ Ｅ工＝コ■コ ↓ 口＝＝＝＝７Ｚ ↓
Claims (1)
- 【特許請求の範囲】 マイクロプログラムによって動作が制御され、書変え可
能なメモリから構成されるスクラッチパッドメモリと、 該スクラッチパッドメモリのビット幅を超えるビット幅
を有するＳＰＭ読出しレジスタと、前記スクラッチパッ
ドメモリから前記ＳＰＭ読出しレジスタへデータを読出
す際にスクラッチパッドメモリから読出されたデータの
不足のビット数に対し、前記ＳＰＭ読出しレジスタの特
定のビット位置に、所定の値を設定するＳＰＭ読出しセ
レクタと、 該ＳＰＭ読出しセレクタを前記マイクロプログラムで制
御するＳＰＭリード制御手段とを有することを特徴とす
るスクラッチパッドメモリ読出し制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15106590A JPH0443430A (ja) | 1990-06-08 | 1990-06-08 | スクラッチパッドメモリ読出し制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15106590A JPH0443430A (ja) | 1990-06-08 | 1990-06-08 | スクラッチパッドメモリ読出し制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0443430A true JPH0443430A (ja) | 1992-02-13 |
Family
ID=15510537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15106590A Pending JPH0443430A (ja) | 1990-06-08 | 1990-06-08 | スクラッチパッドメモリ読出し制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0443430A (ja) |
-
1990
- 1990-06-08 JP JP15106590A patent/JPH0443430A/ja active Pending
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