JPH0443596B2 - - Google Patents
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- Publication number
- JPH0443596B2 JPH0443596B2 JP59195921A JP19592184A JPH0443596B2 JP H0443596 B2 JPH0443596 B2 JP H0443596B2 JP 59195921 A JP59195921 A JP 59195921A JP 19592184 A JP19592184 A JP 19592184A JP H0443596 B2 JPH0443596 B2 JP H0443596B2
- Authority
- JP
- Japan
- Prior art keywords
- display
- character
- data
- image memory
- graphic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Controls And Circuits For Display Device (AREA)
- Indicating Measured Values (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ラスタスキヤンにより表示される表
示装置の改良に関するものである。
示装置の改良に関するものである。
（従来の技術）
ラスタスキヤン形の表示装置の表示方式は、キ
ヤラクタ表示とグラフイツク表示の２つに分ける
ことができる。ここで、キヤラクタ表示はキヤラ
クタジエネレータを用いてキヤラクタパターンを
高速表示するものであり、表示されるパターンの
大きさと位置は固定化されている。一方、グラフ
イツク表示は表示画面に対して１対１で対応した
画像メモリを用いたものであり、自由に画像が描
けるが、キヤラクタ表示に関しては表示速度が遅
い。そこで、ある種の表示装置では、両方式を用
いて切り換えて表示したり、両方が同期している
場合には単純に重ね合わせて表示させることが行
われている。
ヤラクタ表示とグラフイツク表示の２つに分ける
ことができる。ここで、キヤラクタ表示はキヤラ
クタジエネレータを用いてキヤラクタパターンを
高速表示するものであり、表示されるパターンの
大きさと位置は固定化されている。一方、グラフ
イツク表示は表示画面に対して１対１で対応した
画像メモリを用いたものであり、自由に画像が描
けるが、キヤラクタ表示に関しては表示速度が遅
い。そこで、ある種の表示装置では、両方式を用
いて切り換えて表示したり、両方が同期している
場合には単純に重ね合わせて表示させることが行
われている。
（発明が解決しようとする問題点）
しかし、このような装置によれば、両方式の長
所を生かして混在表示させることはできるもの
の、混在表示の内容をメモリに格納したり、表示
装置と同期しないプリンタでハードコピーするこ
とは困難である。
所を生かして混在表示させることはできるもの
の、混在表示の内容をメモリに格納したり、表示
装置と同期しないプリンタでハードコピーするこ
とは困難である。
本発明は、このような点に着目してなされたも
のであつて、その目的は、比較的簡単な回路構成
で、キヤラクタ表示機能とグラフイツク表示機能
の長所を生かして混在表示させるとともに、混在
表示の内容をメモリに格納したり、表示装置と同
期しないプリンタでハードコピーを得ることがで
きる装置を提供することにある。
のであつて、その目的は、比較的簡単な回路構成
で、キヤラクタ表示機能とグラフイツク表示機能
の長所を生かして混在表示させるとともに、混在
表示の内容をメモリに格納したり、表示装置と同
期しないプリンタでハードコピーを得ることがで
きる装置を提供することにある。
（問題点を解決するための手段）
このような目的を達成する本発明は、キヤラク
タ表示機能とグラフイツク表示機能とを有するラ
スタスキヤン形の表示装置において、グラフイツ
ク表示用の画像メモリに選択的にライト信号を加
え、キヤラクタ表示のアドレスに対してグラフイ
ツク表示のアドレスを１キヤラクタ分遅らせなが
らキヤラクタ表示のためのデータをグラフイツク
表示用の画像メモリに書き込むようにしたことを
特徴とする （実施例） 以下、図面を用いて詳細に説明する。
タ表示機能とグラフイツク表示機能とを有するラ
スタスキヤン形の表示装置において、グラフイツ
ク表示用の画像メモリに選択的にライト信号を加
え、キヤラクタ表示のアドレスに対してグラフイ
ツク表示のアドレスを１キヤラクタ分遅らせなが
らキヤラクタ表示のためのデータをグラフイツク
表示用の画像メモリに書き込むようにしたことを
特徴とする （実施例） 以下、図面を用いて詳細に説明する。
図は、本発明の一実施例を示すブロツク図であ
り、キヤラクタ表示とグラフイツク表示とが同期
して行われるように構成された表示装置を示して
いる。図において、CPUはプロセツサであり、
装置全体の動作を制御する機能を有するものであ
る。CDCはキヤラクタ表示機能を制御するキヤ
ラクタデイスプレイコントローラ、GDCはグラ
フイツク表示機能を制御するグラフイツクデイス
プレイコントローラ、REGは転送モードレジス
タであり、これら各コントローラCDC，GDCお
よび転送モードレジスタREGはバスＢを介して
プロセツサCPUと接続されている。CGはキヤラ
クタデイスプレイコントローラCDから加えられ
るコード信号に応じて所定のキヤラクタパターン
データを発生するキヤラクタジエネレータであ
り、VMはグラフイツクデイスプレイコントロー
ラGDCから加えられるアドレス信号および転送
モードレジスタREGから加えられるモード設定
信号により制御される画像メモリである。PSC１
およびPSC２はパラレルデータをシリアルデータ
に変換するパラレルシリアル変換器であり、両者
の変換ビツト数は等しいものとする。パラレルシ
リアル変換器PSC１はキヤラクタジエネレータ
CGから出力されるパラレルキヤラクタパターン
データをシリアルキヤラクタパターンデータに変
換してオアゲートOGの一方の入力端子に加え、
パラレルシリアル変換器PSC２は画像メモリVM
から出力されるパラレル画像データをシリアル画
像データに変換してオアゲートOGの他方の入力
端子に加える。キヤラクタジエネレータCGから
出力されるパラレルキヤラクタパターンデータは
パラレルシリアル変換器PSC１に加えられるとと
もに画像メモリVMに加えられ、画像メモリVM
から出力されるパラレル画像データはパラレルシ
リアル変換器PSC２に加えられるとともにプロセ
ツサCPUにも加えられる。これにより、オアゲ
ートOGからはパラレルシリアル変換器PSC１の
出力データとパラレルシリアル変換器PSC２の出
力データとの論理和が画像データとして出力され
ることになる。
り、キヤラクタ表示とグラフイツク表示とが同期
して行われるように構成された表示装置を示して
いる。図において、CPUはプロセツサであり、
装置全体の動作を制御する機能を有するものであ
る。CDCはキヤラクタ表示機能を制御するキヤ
ラクタデイスプレイコントローラ、GDCはグラ
フイツク表示機能を制御するグラフイツクデイス
プレイコントローラ、REGは転送モードレジス
タであり、これら各コントローラCDC，GDCお
よび転送モードレジスタREGはバスＢを介して
プロセツサCPUと接続されている。CGはキヤラ
クタデイスプレイコントローラCDから加えられ
るコード信号に応じて所定のキヤラクタパターン
データを発生するキヤラクタジエネレータであ
り、VMはグラフイツクデイスプレイコントロー
ラGDCから加えられるアドレス信号および転送
モードレジスタREGから加えられるモード設定
信号により制御される画像メモリである。PSC１
およびPSC２はパラレルデータをシリアルデータ
に変換するパラレルシリアル変換器であり、両者
の変換ビツト数は等しいものとする。パラレルシ
リアル変換器PSC１はキヤラクタジエネレータ
CGから出力されるパラレルキヤラクタパターン
データをシリアルキヤラクタパターンデータに変
換してオアゲートOGの一方の入力端子に加え、
パラレルシリアル変換器PSC２は画像メモリVM
から出力されるパラレル画像データをシリアル画
像データに変換してオアゲートOGの他方の入力
端子に加える。キヤラクタジエネレータCGから
出力されるパラレルキヤラクタパターンデータは
パラレルシリアル変換器PSC１に加えられるとと
もに画像メモリVMに加えられ、画像メモリVM
から出力されるパラレル画像データはパラレルシ
リアル変換器PSC２に加えられるとともにプロセ
ツサCPUにも加えられる。これにより、オアゲ
ートOGからはパラレルシリアル変換器PSC１の
出力データとパラレルシリアル変換器PSC２の出
力データとの論理和が画像データとして出力され
ることになる。
このように構成された装置の動作について説明
する。
する。
すなわち、本発明では、キヤラクタ表示とグラ
フイツク表示の表示サイクルを利用して、表示速
度に合わせてキヤラクタ表示の表示出力を画像メ
モリVMに書き込むようにしている。このような
書き込みにあたつては、まず、画像メモリVMに
加えるグラフイツク表示のためのアドレスを１キ
ヤラクタ幅のドツト分だけ遅らせる。このような
遅延はグラフイツクデイスプレイコントローラ
GDCに組み込まれている機能により簡単に行う
ことができるが、もしグラフイツクデイスプレイ
コントローラGDCに遅延機能が設けられていな
い場合にはラツチ回路を用いることにより簡単に
実現できる。次に、転送モードに設定するため
に、転送モードレジスタREGのレジスタを“１”
にする。この転送モードレジスタREGの出力は
画像メモリVMのライト信号として機能するもの
であり、これにより、画像メモリVMにはキヤラ
クタ表示のためのデータを書き込むことができ
る。そして、１表示サイクル後に転送モードレジ
スタREGのレジスタを“０”にし、画像メモリ
VMに加えるグラフイツク表示のためのアドレス
を元に戻すことにより通常の表示に復帰する。な
お、パラレルシリアル変換器の変換ビツト数が互
いに整数倍の関係にある場合にはバツフアとして
ラツチ回路をもうければよい。
フイツク表示の表示サイクルを利用して、表示速
度に合わせてキヤラクタ表示の表示出力を画像メ
モリVMに書き込むようにしている。このような
書き込みにあたつては、まず、画像メモリVMに
加えるグラフイツク表示のためのアドレスを１キ
ヤラクタ幅のドツト分だけ遅らせる。このような
遅延はグラフイツクデイスプレイコントローラ
GDCに組み込まれている機能により簡単に行う
ことができるが、もしグラフイツクデイスプレイ
コントローラGDCに遅延機能が設けられていな
い場合にはラツチ回路を用いることにより簡単に
実現できる。次に、転送モードに設定するため
に、転送モードレジスタREGのレジスタを“１”
にする。この転送モードレジスタREGの出力は
画像メモリVMのライト信号として機能するもの
であり、これにより、画像メモリVMにはキヤラ
クタ表示のためのデータを書き込むことができ
る。そして、１表示サイクル後に転送モードレジ
スタREGのレジスタを“０”にし、画像メモリ
VMに加えるグラフイツク表示のためのアドレス
を元に戻すことにより通常の表示に復帰する。な
お、パラレルシリアル変換器の変換ビツト数が互
いに整数倍の関係にある場合にはバツフアとして
ラツチ回路をもうければよい。
このようにして画像メモリVMにキヤラクタ表
示のためのデータを書き込むのにあたつては、画
像メモリVMに書き込まれているデータをこわし
てキヤラクタ表示のためのデータをそのまま直接
書き込む方法や、画像メモリVMに書き込まれて
いるデータに対してキヤラクタ表示データを重ね
書きする方法が考えられる。前者の場合には、画
像メモリ１枚分をキヤラクタ表示データ専用に
し、グラフイツクパターンとキヤラクタパターン
との重ね表示にあたつては画像メモリ間の演算機
能やマルチウインドウ表示機能などを用いて行う
ようにする。このような方法によれば回路構成は
簡単になり、実用的である。後者の場合には、画
像メモリに書き込まれているデータとキヤラクタ
表示データとの論理和が書き込まれることにな
る。すなわち、これら論理和を書き込む前に画像
メモリの内容が読み出されてキヤラクタ表示デー
タとの論理和が演算される。このために、１表示
サイクルが長くなつて高分解能表示で短いアクセ
スタイムが必要な場合には不向きであるが、前者
に比べて画像メモリを有効に使うことができる。
示のためのデータを書き込むのにあたつては、画
像メモリVMに書き込まれているデータをこわし
てキヤラクタ表示のためのデータをそのまま直接
書き込む方法や、画像メモリVMに書き込まれて
いるデータに対してキヤラクタ表示データを重ね
書きする方法が考えられる。前者の場合には、画
像メモリ１枚分をキヤラクタ表示データ専用に
し、グラフイツクパターンとキヤラクタパターン
との重ね表示にあたつては画像メモリ間の演算機
能やマルチウインドウ表示機能などを用いて行う
ようにする。このような方法によれば回路構成は
簡単になり、実用的である。後者の場合には、画
像メモリに書き込まれているデータとキヤラクタ
表示データとの論理和が書き込まれることにな
る。すなわち、これら論理和を書き込む前に画像
メモリの内容が読み出されてキヤラクタ表示デー
タとの論理和が演算される。このために、１表示
サイクルが長くなつて高分解能表示で短いアクセ
スタイムが必要な場合には不向きであるが、前者
に比べて画像メモリを有効に使うことができる。
このように構成することにより、グラフイツク
表示用の画像メモリVMにキヤラクタ表示用のデ
ータを書き込むことができ、この画像メモリVM
に書き込まれたキヤラクタ表示用のデータをグラ
フイツク表示用のデータとともにデイスクなどの
フアイル装置に格納したり、レーザプリンタなど
の独自のタイミングで高速動作するプリンタでハ
ードコピーを得ることができる。
表示用の画像メモリVMにキヤラクタ表示用のデ
ータを書き込むことができ、この画像メモリVM
に書き込まれたキヤラクタ表示用のデータをグラ
フイツク表示用のデータとともにデイスクなどの
フアイル装置に格納したり、レーザプリンタなど
の独自のタイミングで高速動作するプリンタでハ
ードコピーを得ることができる。
特に、高性能のテキスト・プロセツサを用いた
場合には、その高度の表示能力をソフトウエアに
より画像メモリ上に再現することは困難であり多
大の処理時間を要するが、本発明によれば簡単な
構成で実現できる。
場合には、その高度の表示能力をソフトウエアに
より画像メモリ上に再現することは困難であり多
大の処理時間を要するが、本発明によれば簡単な
構成で実現できる。
（発明の効果）
以上説明したように、本発明によれば、比較的
簡単な回路構成で、キヤラクタ表示機能とグラフ
イツク表示機能の長所を生かして混在表示させる
とともに、混在表示の内容をメモリに格納した
り、表示装置と同期しないプリンタでハードコピ
ーを得ることができる表示装置が実現できる。
簡単な回路構成で、キヤラクタ表示機能とグラフ
イツク表示機能の長所を生かして混在表示させる
とともに、混在表示の内容をメモリに格納した
り、表示装置と同期しないプリンタでハードコピ
ーを得ることができる表示装置が実現できる。
図は本発明の一実施例を示すブロツク図であ
る。 CPU……プロセツサ、CDC……キヤラクタデ
イスプレイコントローラ、GDC……グラフイツ
クデイスプレイコントローラ、REG……転送モ
ードレジスタ、Ｂ……バス、CG……キヤラクタ
ジエネレータ、PSC……パラレルシリアル変換
器、VM……画像メモリ、OG……オアゲート。
る。 CPU……プロセツサ、CDC……キヤラクタデ
イスプレイコントローラ、GDC……グラフイツ
クデイスプレイコントローラ、REG……転送モ
ードレジスタ、Ｂ……バス、CG……キヤラクタ
ジエネレータ、PSC……パラレルシリアル変換
器、VM……画像メモリ、OG……オアゲート。
Claims (1)
- １ キヤラクタ表示機能とグラフイツク表示機能
とを有するラスタスキヤン形の表示装置におい
て、グラフイツク表示用の画像メモリに選択的に
ライト信号を加え、キヤラクタ表示のアドレスに
対してグラフイツク表示のアドレスを１キヤラク
タ分遅らせながらキヤラクタ表示のためのデータ
をグラフイツク表示用の画像メモリに書き込むよ
うにしたことを特徴とする表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195921A JPS6173191A (ja) | 1984-09-19 | 1984-09-19 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195921A JPS6173191A (ja) | 1984-09-19 | 1984-09-19 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6173191A JPS6173191A (ja) | 1986-04-15 |
| JPH0443596B2 true JPH0443596B2 (ja) | 1992-07-17 |
Family
ID=16349194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195921A Granted JPS6173191A (ja) | 1984-09-19 | 1984-09-19 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173191A (ja) |
-
1984
- 1984-09-19 JP JP59195921A patent/JPS6173191A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6173191A (ja) | 1986-04-15 |
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