JPH0444271A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0444271A JPH0444271A JP14961090A JP14961090A JPH0444271A JP H0444271 A JPH0444271 A JP H0444271A JP 14961090 A JP14961090 A JP 14961090A JP 14961090 A JP14961090 A JP 14961090A JP H0444271 A JPH0444271 A JP H0444271A
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分計１
本発明は、ボルテージレギュレーター、モーター制御、
オーディオアンプなどに用いられる大電力駆動が可能な
二重拡散型１を界効果半導体装置（以下ＤＭＯ５と略称
する）を含む集積回路の製造方法に関する。
オーディオアンプなどに用いられる大電力駆動が可能な
二重拡散型１を界効果半導体装置（以下ＤＭＯ５と略称
する）を含む集積回路の製造方法に関する。
［発明の概要］
ＤＭＯ５は、ベース領域及びソース領域がゲート電極を
マスクとする自己整合により形成され、ゲート電極の下
のベース領域をチャネルとして機能させるトランジスタ
ーである。ＤＭＯ５は、チャネル長が前：己ベース領域
及び舵記ソース頓域の横方向拡散の差で決定されるため
、チャネル長がゲート電極の幅できまる通常のＭＯＳに
くらべ。
マスクとする自己整合により形成され、ゲート電極の下
のベース領域をチャネルとして機能させるトランジスタ
ーである。ＤＭＯ５は、チャネル長が前：己ベース領域
及び舵記ソース頓域の横方向拡散の差で決定されるため
、チャネル長がゲート電極の幅できまる通常のＭＯＳに
くらべ。
同じデザインルールで製造した場合に、チャネル長が短
くに値が大きい、オン抵抗が小さいという特徴をもち大
電力駆動に遇している。ＤＭＯＳのドレイン領域は、前
記ベース領域及び前記ソース領域を囲む低濃度の拡散領
域と、前記低濃度の拡散領域上に前記ソース領域と隔て
て配した配線用の電極とオーミックなコンタクトをとる
ための高濃度の拡散領域から構成される１本発明は前記
ドレイン用の低濃度拡散領域と素子分離用の拡散領域の
熱拡散を同一の工程で行うことにより製造工程を簡略化
するものである。
くに値が大きい、オン抵抗が小さいという特徴をもち大
電力駆動に遇している。ＤＭＯＳのドレイン領域は、前
記ベース領域及び前記ソース領域を囲む低濃度の拡散領
域と、前記低濃度の拡散領域上に前記ソース領域と隔て
て配した配線用の電極とオーミックなコンタクトをとる
ための高濃度の拡散領域から構成される１本発明は前記
ドレイン用の低濃度拡散領域と素子分離用の拡散領域の
熱拡散を同一の工程で行うことにより製造工程を簡略化
するものである。
［従来の技術］
従来の半導体集積回路の製造方法について、第２図（ａ
）〜（ｅ）に示す製造工程順断面図を用いて説明する。
）〜（ｅ）に示す製造工程順断面図を用いて説明する。
第２図（ａ）は、Ｐ型基板１上にＰ型の埋込領域４を選
択的に形成し、エピタキシャル成長を行なってＮ型のエ
ピタキシャル層２を形成し、エピタキシャル層２の表面
を酸化し酸化１［１３を形成した工程後の集積回路の断
面図である０次にレジスト５をマスクにして酸化膜３を
選択的にエツチングし、レジスト５及び酸化膜３をマス
クにして分離用のＰ型不純物イオンをＮ型エピタキシャ
ル層２上に選択的に注入する（第２図（ｂ））、次に、
前記分離用の不純物イオンを拡散するために高温長時間
の熱処理を行い、分離用拡散領域９を埋込領域４と接続
させる（第２図（ｃ））、熱処理の条件は、エピタキシ
ャル層２の厚さ、及び埋込領域４のエピタキシャル層中
へのオートドープの程度にも依存するが、通常５〜１０
μｍの厚さのエピタキシャル層を形成した場合、１１０
０〜１２００℃で３〜１０時間の熱処理を要する０次に
、レジスト５をマスクにして酸化膜３を選択的にエツチ
ングし、レジスト５及び酸化膜３をマスクにしてドレイ
ン用のＰ型不純物イオンをＮ型エピタキシャル層２上に
選択的に注入する。（第２図（ｄ））、次に、前記ドレ
イン用の不純物イオンを拡散するための１０００〜１２
００℃の熱処理を行う、（第２図（ｅ））。
択的に形成し、エピタキシャル成長を行なってＮ型のエ
ピタキシャル層２を形成し、エピタキシャル層２の表面
を酸化し酸化１［１３を形成した工程後の集積回路の断
面図である０次にレジスト５をマスクにして酸化膜３を
選択的にエツチングし、レジスト５及び酸化膜３をマス
クにして分離用のＰ型不純物イオンをＮ型エピタキシャ
ル層２上に選択的に注入する（第２図（ｂ））、次に、
前記分離用の不純物イオンを拡散するために高温長時間
の熱処理を行い、分離用拡散領域９を埋込領域４と接続
させる（第２図（ｃ））、熱処理の条件は、エピタキシ
ャル層２の厚さ、及び埋込領域４のエピタキシャル層中
へのオートドープの程度にも依存するが、通常５〜１０
μｍの厚さのエピタキシャル層を形成した場合、１１０
０〜１２００℃で３〜１０時間の熱処理を要する０次に
、レジスト５をマスクにして酸化膜３を選択的にエツチ
ングし、レジスト５及び酸化膜３をマスクにしてドレイ
ン用のＰ型不純物イオンをＮ型エピタキシャル層２上に
選択的に注入する。（第２図（ｄ））、次に、前記ドレ
イン用の不純物イオンを拡散するための１０００〜１２
００℃の熱処理を行う、（第２図（ｅ））。
［発明が解決しようとする課題］
前述したように、従来法では分離用拡散領域形成のため
の熱処理と、ドレイン用低濃度拡＃１領域形成のための
熱処理を異なる工程で行なっていた。前記した２つの熱
処理はいずれも処理時間が数時間と他の工程にくらべ時
間がかかり、集積回路のｌ造時間を増やす大きな要因で
あった。
の熱処理と、ドレイン用低濃度拡＃１領域形成のための
熱処理を異なる工程で行なっていた。前記した２つの熱
処理はいずれも処理時間が数時間と他の工程にくらべ時
間がかかり、集積回路のｌ造時間を増やす大きな要因で
あった。
［！！題を解決するための手段］
前記分離用拡散領域と前記ドレイン用低濃度拡散領域の
形成を同一工程で行うことにした。半導体集積回路の特
性の最適化のため、前記分離用拡散領域の拡散プロファ
イルと前記トレイン用低濃度を散領域の拡散プロファイ
ルを異なるものにするン・要がある場合には、各々の領
域に対し不純物導入のためのイオン注入条件として異な
る条件を用いることにし、少なくとも拡散領１形成のた
めの熱処理については同一工程で行うことにした。
形成を同一工程で行うことにした。半導体集積回路の特
性の最適化のため、前記分離用拡散領域の拡散プロファ
イルと前記トレイン用低濃度を散領域の拡散プロファイ
ルを異なるものにするン・要がある場合には、各々の領
域に対し不純物導入のためのイオン注入条件として異な
る条件を用いることにし、少なくとも拡散領１形成のた
めの熱処理については同一工程で行うことにした。
［作用］
高温、長時間の熱処理工程が一二程省略できるので集積
回路の製造時間を短縮できる。
回路の製造時間を短縮できる。
〔実施例１
本発明の半導体集積回路の製造方法の第１実施例につい
て第１図（ａ）〜（ｄ）に示す製造工程順断面図を用い
て説明する。第１図（ａ）は、Ｐ型基板ｌ上に選択的に
ボロンなどのＰ型不純物を高濃度に拡散して素子分離用
の埋込領域４を形成した後、リンなどのＮ型不純物を１
０”−１０ｃｍ−”ドープしたエピタキシャル層２を５
〜ｌＯμｍの厚さに堆積し、エピタキシャル層２の表面
を熱酸化法で酸化し厚さ３０００〜５ｏＯｏ人の酸化！
１１３を形成した後の集積回路の断面図である０次に、
レジスト５を酸化１１１３上に塗布し、フォトリソグラ
フィー法を用いて、素子分Ｉｉ領埴及び低濃度ドレイン
領域上のレジスト５を除去する。さらにパクーニングし
たレジスト５をマスクに弗酸な含むエツチング液を用い
て酸化膜３をエツチングする。エツチングされる部分の
酸化膜はエピタキシャル層２上に数百人のこるようにエ
ツチング条件を制御することにより、後に続くイオン注
入工程によりエピタキシャル層表面がうけるダメージを
緩和する０次に、レジスト５及び酸化１１３をマスクに
ボロンなどのＰ型不純物をイオン注入し、ドレイン用の
不純物イオン注入領域６及び分離用の不純物イオン注入
領域７を形成する（第１図（ｂ））、次に、レジスト５
を除去し、１１００〜１２００℃の温度で５〜１０時間
の熱拡散工程を行い、ドレイン用低濃度拡散領ｔ！ｉ８
、及び分離用拡散領域９の形成を行う（第１図（Ｃ））
、前記イオン注入の条件及び前記熱拡散の条件は、分離
用拡散領域９と分離用埋込領域４が電気的に導通し、か
つドレイン用低濃度拡散領域８が基板ｌと電気的に導通
しないように最適化される。第１図（ｄ）は第１図（ｃ
）に示す工程の後、複数回の工程を経てＤＭＯＳのゲー
ト電極１４、ベース領域１１、ソース領域１２．ドレイ
ン用高濃度拡散領域１３が形成された集積回路の断面図
である６本発明の第一実施例によれば、イオン注入工程
及び熱拡散工程がそれぞれ従来法にくらベー工程省略で
きるため製造時間短縮の効果は大きい、 次に１本発明
の半導体集積回路の製造方法の第二実施例について、第
３図（ａ）〜（ｅ）に示す製造工程順断面図を用いて説
明する０本発明の半導体集積回路の製造方法は、ＤＭＯ
Ｓと通常ＭＯＳあるいはＥＳＤ保護用のＰ゛ＮＮダイオ
ード在させた集積回路に対しても適用しつる。この場合
、ＮＭＯＳのチャネル５ＩＪＩ域を形成するＰウェルと
、ＤＭＯＳのトレイン用低濃度拡散、ダイオードのＰ型
拡散、分離用のＰ型拡散はいずれも比較的低濃度で深い
Ｐ型拡散で望ましくは同一工程で形成するのが工程簡略
化上宵月である。しかし、前記Ｐウェルの拡散プロファ
イルはＮＭＯＳのｖＴＭや移動度を決定する要因であり
、ダイオードのＰ型拡散の拡散プロファイルは、回路の
保護電圧である降伏電圧を決定する要因であるため、同
一の拡散プロファイルでは最適化できないという問題が
ある。また、埋込領域のオートドープ量が十分大きくな
い場合には、ＤＭＯＳのドレイン用低濃度拡散と基板を
接続させず、かつ分離用のＰ型拡散と埋込領域を接続さ
せるための前記熱拡散の条件のマージンが小さいという
問題もある。前記した２つの問題は、ＮＭＯＳのＰウェ
ルとＤＭＯＳのドレイン用低濃度拡散を第一のイオン注
入条件で形成し、分離用Ｐ型拡散とタイオードのＰ型拡
散を第二のイオン注入条件で形成し、たとえば第二のイ
オン注入条件として、第一のイオン注入条件にくらべ高
いドーズ量を用いることにより解決しつる。第３図（ａ
）は第１図（ａ）と同一の工程後、また第３図（ｂ）は
第１図（ｂＪと同一の工程後の集積回路の断面図である
。第３図（ｂ）において、Ｐ型不純物のイオン注入条件
はたとえばポロンイオン、１００ＫｅＶ、１０” 〜１
０”ｃｒｎ−”とする６次に、レジスト５を除去せずに
、レジスト１５を塗布し、フォトリソグラフィー法によ
りパターニングし、ＤＭＯＳのドレイン用イオン注入領
域６をマスクする１次に、酸化１ｔｉ３、レジスト５、
レジスト１５をマスクとして、イオン注入法によりボロ
ンイオンをたとえば１００〜１５０ＫｅＶ、１０目〜１
０”ｃｍ−”の注入条件で分離領域に注入し、イオン注
入類ｔ１ｉ１６を形成する（第３図（ｃ））。
て第１図（ａ）〜（ｄ）に示す製造工程順断面図を用い
て説明する。第１図（ａ）は、Ｐ型基板ｌ上に選択的に
ボロンなどのＰ型不純物を高濃度に拡散して素子分離用
の埋込領域４を形成した後、リンなどのＮ型不純物を１
０”−１０ｃｍ−”ドープしたエピタキシャル層２を５
〜ｌＯμｍの厚さに堆積し、エピタキシャル層２の表面
を熱酸化法で酸化し厚さ３０００〜５ｏＯｏ人の酸化！
１１３を形成した後の集積回路の断面図である０次に、
レジスト５を酸化１１１３上に塗布し、フォトリソグラ
フィー法を用いて、素子分Ｉｉ領埴及び低濃度ドレイン
領域上のレジスト５を除去する。さらにパクーニングし
たレジスト５をマスクに弗酸な含むエツチング液を用い
て酸化膜３をエツチングする。エツチングされる部分の
酸化膜はエピタキシャル層２上に数百人のこるようにエ
ツチング条件を制御することにより、後に続くイオン注
入工程によりエピタキシャル層表面がうけるダメージを
緩和する０次に、レジスト５及び酸化１１３をマスクに
ボロンなどのＰ型不純物をイオン注入し、ドレイン用の
不純物イオン注入領域６及び分離用の不純物イオン注入
領域７を形成する（第１図（ｂ））、次に、レジスト５
を除去し、１１００〜１２００℃の温度で５〜１０時間
の熱拡散工程を行い、ドレイン用低濃度拡散領ｔ！ｉ８
、及び分離用拡散領域９の形成を行う（第１図（Ｃ））
、前記イオン注入の条件及び前記熱拡散の条件は、分離
用拡散領域９と分離用埋込領域４が電気的に導通し、か
つドレイン用低濃度拡散領域８が基板ｌと電気的に導通
しないように最適化される。第１図（ｄ）は第１図（ｃ
）に示す工程の後、複数回の工程を経てＤＭＯＳのゲー
ト電極１４、ベース領域１１、ソース領域１２．ドレイ
ン用高濃度拡散領域１３が形成された集積回路の断面図
である６本発明の第一実施例によれば、イオン注入工程
及び熱拡散工程がそれぞれ従来法にくらベー工程省略で
きるため製造時間短縮の効果は大きい、 次に１本発明
の半導体集積回路の製造方法の第二実施例について、第
３図（ａ）〜（ｅ）に示す製造工程順断面図を用いて説
明する０本発明の半導体集積回路の製造方法は、ＤＭＯ
Ｓと通常ＭＯＳあるいはＥＳＤ保護用のＰ゛ＮＮダイオ
ード在させた集積回路に対しても適用しつる。この場合
、ＮＭＯＳのチャネル５ＩＪＩ域を形成するＰウェルと
、ＤＭＯＳのトレイン用低濃度拡散、ダイオードのＰ型
拡散、分離用のＰ型拡散はいずれも比較的低濃度で深い
Ｐ型拡散で望ましくは同一工程で形成するのが工程簡略
化上宵月である。しかし、前記Ｐウェルの拡散プロファ
イルはＮＭＯＳのｖＴＭや移動度を決定する要因であり
、ダイオードのＰ型拡散の拡散プロファイルは、回路の
保護電圧である降伏電圧を決定する要因であるため、同
一の拡散プロファイルでは最適化できないという問題が
ある。また、埋込領域のオートドープ量が十分大きくな
い場合には、ＤＭＯＳのドレイン用低濃度拡散と基板を
接続させず、かつ分離用のＰ型拡散と埋込領域を接続さ
せるための前記熱拡散の条件のマージンが小さいという
問題もある。前記した２つの問題は、ＮＭＯＳのＰウェ
ルとＤＭＯＳのドレイン用低濃度拡散を第一のイオン注
入条件で形成し、分離用Ｐ型拡散とタイオードのＰ型拡
散を第二のイオン注入条件で形成し、たとえば第二のイ
オン注入条件として、第一のイオン注入条件にくらべ高
いドーズ量を用いることにより解決しつる。第３図（ａ
）は第１図（ａ）と同一の工程後、また第３図（ｂ）は
第１図（ｂＪと同一の工程後の集積回路の断面図である
。第３図（ｂ）において、Ｐ型不純物のイオン注入条件
はたとえばポロンイオン、１００ＫｅＶ、１０” 〜１
０”ｃｒｎ−”とする６次に、レジスト５を除去せずに
、レジスト１５を塗布し、フォトリソグラフィー法によ
りパターニングし、ＤＭＯＳのドレイン用イオン注入領
域６をマスクする１次に、酸化１ｔｉ３、レジスト５、
レジスト１５をマスクとして、イオン注入法によりボロ
ンイオンをたとえば１００〜１５０ＫｅＶ、１０目〜１
０”ｃｍ−”の注入条件で分離領域に注入し、イオン注
入類ｔ１ｉ１６を形成する（第３図（ｃ））。
次に、レジスト５．１５を除去した後、１１００〜１２
００℃で３〜１０時間の熱処理を行う（第３図（ｄ））
、分離用のＰ型拡散９は、ドレイン用のＰ型拡散８にく
らべ、同じ熱拡散条件ではあるが、イオン注入量が多い
ため、深く濃度が高い拡散領域となり、前記熱拡散条件
のマージンが高くなる。また、同時に形成したＮＭＯＳ
のＰウェル、ダイオードのＰ型拡散について独立に拡散
プロファイルをきめられるので、それぞれの素子Ｉこつ
いて特性の最適化をはかることができる。第３図（ｅ）
は第３図（ｄ）に示す工程の後、複数回の工程を経てＤ
ＭＯＳのゲート電極１４、ベース１Ｎ域１１、ソース領
域１２、ドレイン用高濃度拡散領域１３が形成された集
積回路の断面図である。ドレイン用低濃度拡散領域８の
深さは、ベース領域１１とエピタキシャル層２の耐圧が
十分高くなるように決定される。
００℃で３〜１０時間の熱処理を行う（第３図（ｄ））
、分離用のＰ型拡散９は、ドレイン用のＰ型拡散８にく
らべ、同じ熱拡散条件ではあるが、イオン注入量が多い
ため、深く濃度が高い拡散領域となり、前記熱拡散条件
のマージンが高くなる。また、同時に形成したＮＭＯＳ
のＰウェル、ダイオードのＰ型拡散について独立に拡散
プロファイルをきめられるので、それぞれの素子Ｉこつ
いて特性の最適化をはかることができる。第３図（ｅ）
は第３図（ｄ）に示す工程の後、複数回の工程を経てＤ
ＭＯＳのゲート電極１４、ベース１Ｎ域１１、ソース領
域１２、ドレイン用高濃度拡散領域１３が形成された集
積回路の断面図である。ドレイン用低濃度拡散領域８の
深さは、ベース領域１１とエピタキシャル層２の耐圧が
十分高くなるように決定される。
〔発明の効果）
本発明の半導体集積回路の製造方法によれば、高温長時
間の熱拡散工程数を削減できるので、集積回路の製造時
間短縮、プロヤスコスト削減、熱歪による歩留低下防止
の効果が得られる０本発明の第二実施例では、分離拡散
用のイオン注入を２回行なっているが、たとえば分離拡
散用のイオン注入とドレイン拡散用のイオン注入を別の
工程で行ない、イオン注入条件をかえるという場合でも
、本発明の効果が得られることは明らかである。
間の熱拡散工程数を削減できるので、集積回路の製造時
間短縮、プロヤスコスト削減、熱歪による歩留低下防止
の効果が得られる０本発明の第二実施例では、分離拡散
用のイオン注入を２回行なっているが、たとえば分離拡
散用のイオン注入とドレイン拡散用のイオン注入を別の
工程で行ない、イオン注入条件をかえるという場合でも
、本発明の効果が得られることは明らかである。
第１図（ａ）〜（ｄ）は本発明の半導体集積回路の製造
方法の第一実施例の製造工程順断面図、第２図（ａ）〜
（ｅ）従来の半導体集積回路の製造方法の製造工程順断
面図、第３図（ａ）〜（ｅ）は本発明の半導体集積回路
の製造方法の第二実施例の製造工程順断面図である。 ｌ ・ ・ ・ ・ ・ ・ ・ ２ ・ ・ ・ ・ ・ ・ ・ ３、 ｌ Ｏｌ １７ ・ ４ ・ ・ ・ ・ ・ ・ ・ ５、１５ ・ ・ ・ ・ ６、７．１６ ・ ・ ・基板 ・エピタキシャル層 ・酸化膜 ・埋込領域 ・レジスト ・不純物イオン注入領域 壬堺１本薄積回路のＮ荷）−汰の第１大丘例のへｊ改工
程ｐ自直ω図第１ ドレイン用低濃度拡散領域 分離用拡散領域 ベース領域 ソース領域 ドレイン用高濃度拡散領域 ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 肋促＊の峯廊イオ
隼横回路の製置方法の製カニ１ｒ臼ｉ釦図第２図
方法の第一実施例の製造工程順断面図、第２図（ａ）〜
（ｅ）従来の半導体集積回路の製造方法の製造工程順断
面図、第３図（ａ）〜（ｅ）は本発明の半導体集積回路
の製造方法の第二実施例の製造工程順断面図である。 ｌ ・ ・ ・ ・ ・ ・ ・ ２ ・ ・ ・ ・ ・ ・ ・ ３、 ｌ Ｏｌ １７ ・ ４ ・ ・ ・ ・ ・ ・ ・ ５、１５ ・ ・ ・ ・ ６、７．１６ ・ ・ ・基板 ・エピタキシャル層 ・酸化膜 ・埋込領域 ・レジスト ・不純物イオン注入領域 壬堺１本薄積回路のＮ荷）−汰の第１大丘例のへｊ改工
程ｐ自直ω図第１ ドレイン用低濃度拡散領域 分離用拡散領域 ベース領域 ソース領域 ドレイン用高濃度拡散領域 ゲート電極 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 肋促＊の峯廊イオ
隼横回路の製置方法の製カニ１ｒ臼ｉ釦図第２図
Claims (3)
- （１）一導電型のドレイン領域上に逆導電型のベース領
域を配し、前記ベース領域上に一導電型のソース領域を
配し、前記ドレイン領域と前記ソース領域にはさまれた
前記ベース領域の表面にチャネル領域を形成する二重拡
散型電界効果半導体装置を含む半導体集積回路の製造方
法において、前記一導電型のドレイン領域と素子分離用
の一導電型の拡散領域を同一の熱拡散工程で形成するこ
とを特徴とする半導体集積回路の製造方法。 - （２）前記ドレイン領域と前記素子分離用の拡散領域を
形成するための不純物導入を同一のイオン注入工程を用
いて行うことを特徴とする第１項記載の半導体集積回路
の製造方法。 - （３）前記ドレイン領域を形成するためのイオン注入条
件と前記素子分難用の拡散領域を形成するためのイオン
注入条件が異なることを特徴とする第１項記載の半導体
集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14961090A JPH0444271A (ja) | 1990-06-07 | 1990-06-07 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14961090A JPH0444271A (ja) | 1990-06-07 | 1990-06-07 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444271A true JPH0444271A (ja) | 1992-02-14 |
Family
ID=15478972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14961090A Pending JPH0444271A (ja) | 1990-06-07 | 1990-06-07 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444271A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
-
1990
- 1990-06-07 JP JP14961090A patent/JPH0444271A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298187A (ja) * | 2000-03-15 | 2001-10-26 | Hynix Semiconductor Inc | 高電圧トランジスタの製造方法 |
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