JPH044442A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、主記憶装置と中央処理装置の間にキャッシ
ュメモリ（主記憶緩衝装置）を有する情報処理装置に関
するものである。

〔従来の技術〕

第２図は、従来のキャッシュメモリを有する記憶装置の
概略構成図である。図において、１は中央処理装置（Ｃ
ＰＵ）　、２は主記憶装置、３は中央処理装置１と主記
憶装置２との間でデータの受は渡し動作を緩衝するため
のキャッシュメモリ（主記憶緩衝装置）、３ａはキャッ
シュメモリ内に保持されているデータのアドレスを格納
するアドレスアレイ、３ｂはＣＰＵＩが要求するデータ
がキャッシュメモリに格納されているかどうかを判定す
るヒツトｌコンパレータ、３ｃはキャッシュメモリ内で
保持されているデータを格納するデータアレイ、３ｄは
中央処理装置１と主記憶装置２及びキャッシュメモリ３
の間で受は渡しするデータのアドレス部分を受は渡しす
るためのアドレスバス、３ｅは中央処理装置１と主記憶
装置２及びキャッシュメモリ３の間で受は渡しするデー
タ部分を受は渡しするためのデータバス、４は中央処理
装置１とキャッシュメモリ３を接続するキャッシュメモ
リバス、５は主記憶装置２とキャッシュメモリ３を接続
するメモリバスである。

次に動作について説明する。キャッシュメモリ３には、
最初データは何も格納されていない。中央処理装置１と
主記憶装置２の間でデータが受は渡されると、キャッシ
ュメモリ３の内部において、アドレスバス３ｄを監視し
て上記データに対応するアドレスをアドレスアレイ３ａ
に格納する。同時に、ヒツトコンパレータ３　ｂはこの
アドレスのデータとアドレスアレイ３ａの内容とを比較
し、該当するアドレスのデータがアドレスアレイ３ａ内
に格納されていない、こと（ヒツトミス）を判定する。

そして、上記データをデータバス３ｅを通してデータア
レイ３ｃに同時に対応するアドレスのデータをアドレス
アレイ３ａに夫々格納する。

このようにして、中央処理装置Ｉと主記憶装置２の間で
データの受は渡しが行われると、ヒツトコンパレータ３
ｂの判定によって次々とアドレスアレイ３ａ及びデータ
アレイ３ｃ内に各データが格納されていく。

キャッシュメモリ３内にデータがない場合は書き込みを
一方的に行い、既に古いアドレスとデータとが格納され
ていｔｚら、新たに受は渡されるデータにより所定の順
位で古いデータを更新する。

〔発明が解決しようとする課題〕

従来方式のキャッシュメモリを用いた記（、！装置では
、過去に受は渡しが行われたデータに関して画一的にキ
ャッシュメモリ内のデータの更新が行われるので、近い
将来に二度と使用されないと予想されるデータが受は渡
しの対象となった場合にシュメモリの使用効率が低下し
てしまうことになる。さらに、主記憶装置内のあるアド
レス空間から別のアドレス空間へデータを単に転送しよ
うとする場合でも、中央処理装置との間でデータの受は
渡しを行うだけで、キャッシュメモリ内のデータが容易
に更新されてしまうという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、主記憶装置と中央処理装置の間で受は渡しが
行われる任意のデータによってキャッシュメモリの内容
が更新されないようにできるとともに、主記憶装置内の
あるアドレス空間から別のアドレス空間へデータの転送
を行う場合に、キャッシュメモリの内容が転送データに
よって変更されることを防ぐこ吉ができる記憶装置を得
ることを目的とする。

〔課題を解決するための手段〕

この発明においては、上記課題を解決するために、中央
処理装置１と主記憶装置２との間にキャッシュメモリ３
を設けて、これらの間でデータ転送を行う情報処理装置
において、中央処理装置１からの制御により開閉される
スイッチ手段３ｆを中央処理装置１と主記憶装置２との
間に設けた。

〔作用〕

中央処理装置１がデータを要求して、キャツシュヒツト
したら、当該データはキャッシュメモリ３に存在し、そ
こからデータを読み取る。ヒツトミスの場合は中央処理
装置１は主記憶装置２をアクセスし、データを読み出す
とともに、当該データはアドレスとともにキャッシュメ
モリ３に書き込まれる。このときキャッシュメモリ内の
古いデータは更新される。一方中央処理装置１はスイッ
チ手段３ｆを閉（導通）とさせることにより、中央処理
装置１と主記憶装置２とが直接データの転送を行い、無
条件にキャッシュメモリ３の更新を中止させることがで
きる。そしてキャッシュメモリ３のバイパス制御を中央
処理装置１からの主記憶装置２に対するデータの受は渡
し実行時に任意に行うようにした。

〔実施例〕

以下、この発明を図面に従って説明する。

第１図は、本発明の情報処理装置の構成図である。図に
おいて、１は中央処理装置（ＣＰＵ）、２は主記憶装置
、３は中央処理装置１と主記憶装置２との間でデータの
受は渡し動作を緩衝するためのキャッシュメモリ（主記
憶緩衝装置）、３ａはキャッシュメモリ内に保持されて
いるデータのアドレスを格納するアドレスアレイ、３ｂ
はＣＰＵ１が要求するデータがキャッシュメモリに格納
されているかどうかを判定するヒツトのコンパレータ、
３ｃはキャッシュメモリ内で保持されているデータを格
納するデータアレイ、３ｄは中央処理装置１と主記憶装
置２及びキャッシュメモリ３の間で受は渡しするデータ
のアドレス部分を受は渡しするためのアドレスバス、３
ｅは中央処理装置１と主記憶装置２及びキャッシュメモ
リ３の間で受は渡しするデータ部分を受は渡しするため
のデータバス、４は中央処理装置１とキャッシュメモリ
３を接続するキャッシュメモリバス、５は主記憶装Ｗ２
とキャッシュメモリ３を接続するメモリバスである。

次に３ｆは中央処理装置１によって制御され主記憶装置
２間で受は渡しされるデータをキャッシュメモリ内に格
納するか、バイパスするかを制御するスイッチ手段とし
てのバイパススイッチであり、３ｇはデータをバイパス
する時に中央処理装置１と主記憶装置２のデータバスを
直接接続するバイパスバス、３ｈは中央処理装置１がバ
イパススイッチ３ｆを制御するためのバイパススイッチ
制御線である。

バイパススイッチ３ｆは開閉によりキャッシュメモリバ
ス４とメモリバス５とを接続するバイパスモード位置と
、切断する通常モード位置とを備えている。

次に動作及び作用について説明する。まず中央処理装置
１と主記憶装置２の間で受は渡しが行われたデータをキ
ャッシュメモリ３に格納する。このとき中央処理装置１
はバイパススイッチ３ｆを通常モード位置に制御して、
データの受は渡しを実行する。中央処理装置１が所定の
アドレスのデータに対して読み出しを指令すると、キャ
ッシュメモリ３のコンパレータ３ｂはこのアドレスのデ
ータとアドレスアレイ３ａの内容とを比較し、該当する
アドレスのデータがアドレスアレイ３ａ内に格納されて
いないと判定すると、主記憶装置２ヘデータを読み出し
に行き、このデータを同時にデータバス３ｅを通してデ
ータアレイ３ｃに、かつ対応するアドレスのデータをア
ドレスバス３ｄからアドレスアレイ３ａに夫々格納する
。このとき古いデータはアドレスアレイ３ａ、データア
レイ３Ｃから夫々追い出され、データの更新がなされる
。

これに対して、中央処理装置１と主記憶装置２の間で受
は渡されたデータを無条件にキャッシュメモリに格納し
ない場合には、キャッシュメモリへのバイパススイッチ
３ｆをバイパスモード位置に制御してデータの受は渡し
を実行する。この時、中央処理装置１が主記憶装置２か
らデータを読み出そうとする場合に、該当するデータが
既にキャッシュメモリ３内に格納されていたならば（コ
ンパレータ３ｂで一致判定）、このデータをデータアレ
イ３ｃからデ、−タバス３ｅを通して読み出すことも可
能である。逆に該当するデータがキャッシュメモリ内に
格納されていないならば（不一致）、当該データはスイ
ッチ３ｆを通り、中央処理装置１と主記憶装置２との間
で直接転送される。このときアドレスのデータのアドレ
スアレイ３ａの格納も禁止される。

このために、キャッシュメモリ３内にあるアドレスアレ
イ３ａ及びヒツトコンパレータ３ｂは、常にアドレスバ
ス３ｄの内容を監視しているが、キャッシュメモリへの
バイパスモードが指定されている場合において、データ
の読み出し動作時はアドレスの一致不一致にかかわらず
、アドレスアレイ３ａの内容を更新しない。

次に、中央処理装置１から主記憶装置２ヘデータを書き
込む場合には、該当するデータが既にキャッシュメモリ
内に格納されていたならば、キャッシュメモリ３内の該
当するデータをデータバス３ｅを通して無効化する機能
を実行できる。

なお、上記実施例ではバイパススイッチ３ｒ及びバイパ
スバス３ｇをキャッシュメモリ３の内部に設けたものを
示したが、キャッシュメモリ３の外部にバイパススイッ
チ３ｆ及びバイパスバス３ｇを設けてもよい。また、上
記実施例では中央処理装置１と主記憶装置２の間でデー
タの受は渡しに関与するキャッシュメモリ３について説
明したが、主記憶装置２や中央処理装置１と別に設けた
補助記憶装置、あるいは他の入出力装置との間でデータ
の受は渡しに関与するものでもよい。

その他、上記実施例では、中央処理装置と主記憶装置の
間に接続されるキャッシュメモリに関して説明したが、
主記憶装置内であるアドレス空間にあるデータを、別の
アドレス空間に峠道する機能を考えた場合には、中央処
理装置から制御することのできるデータ転送用の専用装
置をキャッシュメモリとは独立した形でメモリバス上に
設け、転送データをキャッシュメモリ内に格納しないよ
うにしてもよい。　　　′ 〔発明の効果〕 以上説明してきたようにこの発明によれば、中央処理装
置と主記憶装置との間にキャッシュメモリを設けて、こ
れらの間でデータ転送を行う情報処理装置において、中
央処理装置からの制御により開閉されるスイッチ手段を
中央処理装置と主記憶装置との間に設けて、キャッシュ
メモリをスイッチ手段によりバイパスするようにしたの
で、不要なデータをキャッシュメモリ内に格納すること
を防ぎ、不用意にキャッシュメモリを不要データにより
更新することを避けるように構成したので、小容量のキ
ャッシュメモリを有効に利用することができることから
、データ記憶領域を小容量化することで安価にでき、ま
た、データの受は渡しに関わる処理速度を向上すること
ができるなどの効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるキャッシュメモリを
有する情報処理装置を示す構成図、第２図は従来のキャ
ッシュメモリを有する情報処理装置を示す概略構成図で
ある。 １は中央処理装置、２は主記憶装置、３はキャッシュメ
モリ、３ａはアドレスアレイ、３ｂはコンパレーク、３
ｃはデータアレイ、３ｄはアドレスバス、３ｅはデータ
バス、３ｆはバイパススイッチ、３ｇはバイパスバス、
３ｈはバ・イバスス・イソチ市１１卸線、４ばキャッシ
ュメモリバス、５はメモリバスを示ず。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 中央処理装置と主記憶装置との間にキャッシュメモリを
   設けて、これらの間でデータ転送を行う情報処理装置に
   おいて、前記中央処理装置からの制御により開閉される
   スイッチ手段を前記中央処理装置と前記主記憶装置との
   間に設けたことを特徴とする情報処理装置。