JPH044454A - レジスタアクセス保護方式 - Google Patents
レジスタアクセス保護方式Info
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- JPH044454A JPH044454A JP10526990A JP10526990A JPH044454A JP H044454 A JPH044454 A JP H044454A JP 10526990 A JP10526990 A JP 10526990A JP 10526990 A JP10526990 A JP 10526990A JP H044454 A JPH044454 A JP H044454A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、複数のプロセッサおよび該複数のプロセッサ
からアクセスされるレジスタを有する１つ以上の共通装
置を有するマルチプロセッサシステムにおけるレジスタ
アクセス保護方式に関する。
からアクセスされるレジスタを有する１つ以上の共通装
置を有するマルチプロセッサシステムにおけるレジスタ
アクセス保護方式に関する。
（従来の技術）
マルチプロセッサシステムにおいては、共通メモリ装置
や共通データチャンネル装置等の共通装置内に設けられ
てい、るレジスタ類は複数のプロセッサからアクセスさ
れる。しかしながら、データチャンネル装置とプロセッ
サとの接続関係を制御するレジスタや、プロセッサから
の共通装置のリセット要求を受は付けるレジスタ等のよ
うなシステム構成制御に関する特殊レジスタへのアクセ
スをすべてのプロセッサから許容すると、システム全体
の安定性を阻害する可能性がある。すなわち、１台のプ
ロセッサが例えば障害のため暴走し、誤って共通装置の
特殊レジスタにアクセスしたとすると、共通装置の動作
が阻害され、システム全体の正常動作が保証できなくな
る可能性がある。
や共通データチャンネル装置等の共通装置内に設けられ
てい、るレジスタ類は複数のプロセッサからアクセスさ
れる。しかしながら、データチャンネル装置とプロセッ
サとの接続関係を制御するレジスタや、プロセッサから
の共通装置のリセット要求を受は付けるレジスタ等のよ
うなシステム構成制御に関する特殊レジスタへのアクセ
スをすべてのプロセッサから許容すると、システム全体
の安定性を阻害する可能性がある。すなわち、１台のプ
ロセッサが例えば障害のため暴走し、誤って共通装置の
特殊レジスタにアクセスしたとすると、共通装置の動作
が阻害され、システム全体の正常動作が保証できなくな
る可能性がある。
上述したような現象を回避するため、従来は、マスタ／
スレーブのようなプロセッサ間の階位を表すプロセッサ
モードを設定するとともに、特殊レジスタへのアクセス
を専用に実行する命令を用いて、プロセッサモードに従
って本命令の実行を行うか否かを判定する方法が使用さ
れている。更に具体的には、プロセッサのモードがマス
クの時は、特殊レジスタへのアクセスを専用に実行する
命令の実行を許容するが、スレーブの場合には、本命令
の実行を許容しないというものである。そして、システ
ムの中でマスクモードのプロセッサを１台になるように
すれば、共通装置内の特殊レジスタをシステム内の大部
分を占めるスレーブプロセッサの障害から保護すること
ができる。
スレーブのようなプロセッサ間の階位を表すプロセッサ
モードを設定するとともに、特殊レジスタへのアクセス
を専用に実行する命令を用いて、プロセッサモードに従
って本命令の実行を行うか否かを判定する方法が使用さ
れている。更に具体的には、プロセッサのモードがマス
クの時は、特殊レジスタへのアクセスを専用に実行する
命令の実行を許容するが、スレーブの場合には、本命令
の実行を許容しないというものである。そして、システ
ムの中でマスクモードのプロセッサを１台になるように
すれば、共通装置内の特殊レジスタをシステム内の大部
分を占めるスレーブプロセッサの障害から保護すること
ができる。
（発明が解決しようとする課題）
汎用マイクロコンピュータを用いたプロセッサでは、特
殊レジスタへのアクセスのみを実行する専用命令の追加
が困難であり、上述したような保護対策を実現すること
かできないという問題がある。
殊レジスタへのアクセスのみを実行する専用命令の追加
が困難であり、上述したような保護対策を実現すること
かできないという問題がある。
また、複雑な特殊レジスタのアクセス許容条件を実現す
るには、複数種類のプロセッサモード、専用命令を設け
る必要があるため、機能拡張性、論理仕様として汎用性
が悪いという問題がある。
るには、複数種類のプロセッサモード、専用命令を設け
る必要があるため、機能拡張性、論理仕様として汎用性
が悪いという問題がある。
具体的には、第２図に示すように、マスク、ザブマスタ
およびスレーブの３種類のプロセッサモードを設け、特
殊レジスタアクセス用の専用命令として、共通装置Ａ、
Ｈの特殊レジスタアクセス用でマスタモードの時のみア
クセスを許容する専用命令１と、共通装置Ｃの制御レジ
スタアクセス用でマスタモードまたはサブマスクモード
の時のみアクセスを許容する専用命令２との２種類を設
ける必要があり、機能拡張性、論理仕様としての汎用性
が悪い。
およびスレーブの３種類のプロセッサモードを設け、特
殊レジスタアクセス用の専用命令として、共通装置Ａ、
Ｈの特殊レジスタアクセス用でマスタモードの時のみア
クセスを許容する専用命令１と、共通装置Ｃの制御レジ
スタアクセス用でマスタモードまたはサブマスクモード
の時のみアクセスを許容する専用命令２との２種類を設
ける必要があり、機能拡張性、論理仕様としての汎用性
が悪い。
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、専用命令を追加することなく、簡単な構成
で信頼性の高いレジスタアクセス保護方式を提供するこ
とにある。
るところは、専用命令を追加することなく、簡単な構成
で信頼性の高いレジスタアクセス保護方式を提供するこ
とにある。
［発明の構成］
（課題を解決するための手段）
上記目的を達成するため、本発明のレジスタアクセス保
護方式は、複数のプロセッサおよび該複数のプロセッサ
からアクセスされるレジスタを有する１つ以上の共通装
置を有するマルチプロセッサシステムにおけるレジスタ
アクセス保護方式であって、各プロセッサにシステム制
御の権限をレベルで表現したシステム制御リンクを設定
し、各プロセッサからのアクセスの受信条件をレベルで
表現したシステム制御リンクを各共通装置に設け、プロ
セッサから特定のアドレス領域にある共通装置内のレジ
スタにアクセスする場合、アクセスを行うプロセッサの
システム制御リンクと該レジスタを有する共通装置のシ
ステム制御リンクとを比較し、該比較結果に基づいてア
クセスの可否を判定することを要旨とする。
護方式は、複数のプロセッサおよび該複数のプロセッサ
からアクセスされるレジスタを有する１つ以上の共通装
置を有するマルチプロセッサシステムにおけるレジスタ
アクセス保護方式であって、各プロセッサにシステム制
御の権限をレベルで表現したシステム制御リンクを設定
し、各プロセッサからのアクセスの受信条件をレベルで
表現したシステム制御リンクを各共通装置に設け、プロ
セッサから特定のアドレス領域にある共通装置内のレジ
スタにアクセスする場合、アクセスを行うプロセッサの
システム制御リンクと該レジスタを有する共通装置のシ
ステム制御リンクとを比較し、該比較結果に基づいてア
クセスの可否を判定することを要旨とする。
（作用）
本発明のレジスタアクセス保護方式では、プロセッサか
ら特定のアドレス領域にある共通装置内のレジスタにア
クセスする場合、アクセスを行うプロセッサのシステム
制御リンクと該レジスタを有する共通装置のシステム制
御リンクとを比較し、該比較結果に基づいてアクセスの
可否を判定している。
ら特定のアドレス領域にある共通装置内のレジスタにア
クセスする場合、アクセスを行うプロセッサのシステム
制御リンクと該レジスタを有する共通装置のシステム制
御リンクとを比較し、該比較結果に基づいてアクセスの
可否を判定している。
（実施例）
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例に係わるレジスタアクセス保
護方式の構成図である。同実施例においては、プロセッ
サ１から共通装置３に設けられている特殊レジスタ３１
にアクセスするために、プロセッサ１にはシステム制御
権限をレベルで表現したシステム制御リンクＳＲＬが設
定され、また、共通装置３にはプロセッサ１からのアク
セスの受信条件をレベルで表現したシステム制御リンク
が設定され、プロセッサ１のシステム制御リンクＳＲＬ
と共通装置３のシステム制御リンクＳＲＬとを比較し、
この比較結果によってプロセッサ１から共通装置３の特
殊レジスタ３１へのアクセスの可否を判定している。
護方式の構成図である。同実施例においては、プロセッ
サ１から共通装置３に設けられている特殊レジスタ３１
にアクセスするために、プロセッサ１にはシステム制御
権限をレベルで表現したシステム制御リンクＳＲＬが設
定され、また、共通装置３にはプロセッサ１からのアク
セスの受信条件をレベルで表現したシステム制御リンク
が設定され、プロセッサ１のシステム制御リンクＳＲＬ
と共通装置３のシステム制御リンクＳＲＬとを比較し、
この比較結果によってプロセッサ１から共通装置３の特
殊レジスタ３１へのアクセスの可否を判定している。
このシステム制御リンクＳＲＬは、例えば次の表１に示
すように２ビツトで構成され、プロセッサ１から共通装
置３へのアクセスは、同表１に示すように設定される。
すように２ビツトで構成され、プロセッサ１から共通装
置３へのアクセスは、同表１に示すように設定される。
表 １
この表１において、「Ｏ」はプロセッサ１から共通装置
３へのアクセスを受は付けることを許容し、「×」はプ
ロセッサ１から共通装置３へのアクセスを受は付けるこ
とを拒否することを示している。
３へのアクセスを受は付けることを許容し、「×」はプ
ロセッサ１から共通装置３へのアクセスを受は付けるこ
とを拒否することを示している。
また、プロセッサ１は、共通装置３の特殊レジスタ３１
にアクセスするに当り、共通装置３の特殊レジスタ３１
のアドレス、すなわちレジスタ指定アドレスを送出する
が、このプロセッサ１から共通装置３に送出されるレジ
スタ指定アドレスは、次の表２に示すように、共通装置
を指定する共通装置指定フィールド（０ビツト目〜１５
ビツト目の１６ビツト）、特殊レジスタであるか否かを
示す判定ビット（１６ビツト目の１ビツト）、および共
通装置内のレジスタを指定する装置内レジスタ指定フィ
ールド（１７ビツト目〜３１ビツト目の１５ビツト）の
３２ビツトで構成されている。
にアクセスするに当り、共通装置３の特殊レジスタ３１
のアドレス、すなわちレジスタ指定アドレスを送出する
が、このプロセッサ１から共通装置３に送出されるレジ
スタ指定アドレスは、次の表２に示すように、共通装置
を指定する共通装置指定フィールド（０ビツト目〜１５
ビツト目の１６ビツト）、特殊レジスタであるか否かを
示す判定ビット（１６ビツト目の１ビツト）、および共
通装置内のレジスタを指定する装置内レジスタ指定フィ
ールド（１７ビツト目〜３１ビツト目の１５ビツト）の
３２ビツトで構成されている。
前記判定ビットが「０」の場合、特殊レジスタ以外のレ
ジスタを示し、判定ビットが「１」の場合、特殊レジス
タを示している。このように判定ビットで特殊レジスタ
へのアクセスであるか否かを明確に判定し得るようにな
っている。
ジスタを示し、判定ビットが「１」の場合、特殊レジス
タを示している。このように判定ビットで特殊レジスタ
へのアクセスであるか否かを明確に判定し得るようにな
っている。
表 ２
第１図において、プロセッサ１と共通装置３との間は、
プロセッサ１から共通装置３にシステム制御リンクＳＲ
Ｌを伝送するＳＲＬ伝送ライン５と、プロセッサ１から
共通装置３にアドレスを伝送するアドレスライン７と、
プロセッサ１と共通装置３との間のデータ伝送用のデー
タライン９と、プロセッサ１から共通装置３のレジスタ
をアクセスするための制御信号を送出する図示しないラ
インとで接続されている。
プロセッサ１から共通装置３にシステム制御リンクＳＲ
Ｌを伝送するＳＲＬ伝送ライン５と、プロセッサ１から
共通装置３にアドレスを伝送するアドレスライン７と、
プロセッサ１と共通装置３との間のデータ伝送用のデー
タライン９と、プロセッサ１から共通装置３のレジスタ
をアクセスするための制御信号を送出する図示しないラ
インとで接続されている。
共通装置３は、自己のシステム制御リンクＳＲＬを記憶
しているＳＲＬ記憶部３７と、アドレスライン７を介し
てプロセッサ１から伝送されてくるアドレスを受信し、
特殊レジスタのアクセスであるか否かを判定するアドレ
ス判定部３９と、ＳＲＬ伝送ライン５を介してプロセッ
サ１から伝送されてくるプロセッサ１のシステム制御リ
ンクＳＲＬとＳＲＬ記憶部３７に記憶されている共通装
置３自身のシステム制御リンクＳＲＬとを比較し、プロ
セッサ１の特殊レジスタへのアクセスの可否を判定する
ＳＲＬ判定部３５と、レジスタアクセス制御部３３と、
特殊レジスタ３１とから構成されている。なお、アドレ
ス判定部３９はアドレスの判定結果によってＳＲＬ判定
部３５に判定要求を供給するようになっている。
しているＳＲＬ記憶部３７と、アドレスライン７を介し
てプロセッサ１から伝送されてくるアドレスを受信し、
特殊レジスタのアクセスであるか否かを判定するアドレ
ス判定部３９と、ＳＲＬ伝送ライン５を介してプロセッ
サ１から伝送されてくるプロセッサ１のシステム制御リ
ンクＳＲＬとＳＲＬ記憶部３７に記憶されている共通装
置３自身のシステム制御リンクＳＲＬとを比較し、プロ
セッサ１の特殊レジスタへのアクセスの可否を判定する
ＳＲＬ判定部３５と、レジスタアクセス制御部３３と、
特殊レジスタ３１とから構成されている。なお、アドレ
ス判定部３９はアドレスの判定結果によってＳＲＬ判定
部３５に判定要求を供給するようになっている。
以上のように構成されたものにおいて、プロセッサ１で
レジスタアクセス用の命令が実行されると、プロセッサ
１のシステム制御リンクＳＲＬおよびアクセスしようと
する共通装置３の特殊レジスタ３１を指定する表２に示
すようなレジスタ指定アドレスがプロセッサ１がらＳＲ
Ｌ伝送ライン５およびアドレスライン７をそれぞれ介し
て共通装置３に送出されるとともに、またプロセッサ１
から共通装置３の特殊レジスタ３１へのデータ書き込み
の場合には、該書き込みデータがプロセッサ１からデー
タライン９を介して共通装置３に送出される。
レジスタアクセス用の命令が実行されると、プロセッサ
１のシステム制御リンクＳＲＬおよびアクセスしようと
する共通装置３の特殊レジスタ３１を指定する表２に示
すようなレジスタ指定アドレスがプロセッサ１がらＳＲ
Ｌ伝送ライン５およびアドレスライン７をそれぞれ介し
て共通装置３に送出されるとともに、またプロセッサ１
から共通装置３の特殊レジスタ３１へのデータ書き込み
の場合には、該書き込みデータがプロセッサ１からデー
タライン９を介して共通装置３に送出される。
共通装置３に送出されたレジスタ指定アドレスは、共通
装置３のアドレス判定部３９で受信される。アドレス判
定部３９は、この受信したレジスタ指定アドレスの前記
判定ビットに基づいて該アドレスが特殊レジスタへのア
クセスであるか否かを判定する。そして、判定ビットが
１であって、特殊レジスタへのアクセスの場合には、ア
ドレス判定部３９は、ＳＲＬ判定部３５に判定要求信号
を供給し、これによりＳＲＬ判定部３５はプロセッサ１
から受信したシステム制御リンクＳＲＬをＳＲＬ記憶部
３７に記憶されている共通装置３自身のシステム制御リ
ンクＳＲＬと比較し、プロセッサ１からの特殊レジスタ
へのアクセスの可否を判定する。この判定の結果、特殊
レジスタのアクセスを受は付けることが許可された場合
には、ＳＲＬ判定部３５からレジスタアクセス制御部３
３にアクセス許可信号を供給し、これによりレジスタア
クセス制御部３３は、プロセッサ１からの特殊レジスタ
３１への書き込みまたは読み出しを実行する。
装置３のアドレス判定部３９で受信される。アドレス判
定部３９は、この受信したレジスタ指定アドレスの前記
判定ビットに基づいて該アドレスが特殊レジスタへのア
クセスであるか否かを判定する。そして、判定ビットが
１であって、特殊レジスタへのアクセスの場合には、ア
ドレス判定部３９は、ＳＲＬ判定部３５に判定要求信号
を供給し、これによりＳＲＬ判定部３５はプロセッサ１
から受信したシステム制御リンクＳＲＬをＳＲＬ記憶部
３７に記憶されている共通装置３自身のシステム制御リ
ンクＳＲＬと比較し、プロセッサ１からの特殊レジスタ
へのアクセスの可否を判定する。この判定の結果、特殊
レジスタのアクセスを受は付けることが許可された場合
には、ＳＲＬ判定部３５からレジスタアクセス制御部３
３にアクセス許可信号を供給し、これによりレジスタア
クセス制御部３３は、プロセッサ１からの特殊レジスタ
３１への書き込みまたは読み出しを実行する。
また、アドレス判定部３９で受信したプロセッサ１から
のレジスタ指定アドレスが特殊レジスタアクセス用でな
い場合、すなわち判定ビットが０である場合には、シス
テム制御リンクＳＲＬの判定を行うことなく、直ちにレ
ジスタへのアクセスを許可する。
のレジスタ指定アドレスが特殊レジスタアクセス用でな
い場合、すなわち判定ビットが０である場合には、シス
テム制御リンクＳＲＬの判定を行うことなく、直ちにレ
ジスタへのアクセスを許可する。
上記実施例においては、共通装置３のＳＲＬをＳＲＬ記
憶部３７に記憶しておく場合について説明したが、これ
に限定されるものでなく、共通装置３のシステム制御リ
ンクＳＲＬを設定する方法としては、本実施例のように
共通装置３内に常に固定のシステム制御リンクＳＲＬを
設ける方法以外に、特殊レジスタ３１内にシステム制御
リンクＳＲＬのビットを設ける方法等があるが、この方
法においては、共通装置３のシステム制御リンクＳＲＬ
の値が一度設定されると、このＳ ＲＬ 値と同じまた
は小さいＳＲＬ値が有するプロセッサのみがアクセス可
能となる。例えば、共通装置３のＳＲＬ値が「００」で
ある場合には、「００」のＳＲＬ値を有するプロセッサ
のみが該共通装置３のＳＲＬ値を更新することができる
ことになり、これによりむやみにＳＲＬ値が更新させる
ことを防止することができる。
憶部３７に記憶しておく場合について説明したが、これ
に限定されるものでなく、共通装置３のシステム制御リ
ンクＳＲＬを設定する方法としては、本実施例のように
共通装置３内に常に固定のシステム制御リンクＳＲＬを
設ける方法以外に、特殊レジスタ３１内にシステム制御
リンクＳＲＬのビットを設ける方法等があるが、この方
法においては、共通装置３のシステム制御リンクＳＲＬ
の値が一度設定されると、このＳ ＲＬ 値と同じまた
は小さいＳＲＬ値が有するプロセッサのみがアクセス可
能となる。例えば、共通装置３のＳＲＬ値が「００」で
ある場合には、「００」のＳＲＬ値を有するプロセッサ
のみが該共通装置３のＳＲＬ値を更新することができる
ことになり、これによりむやみにＳＲＬ値が更新させる
ことを防止することができる。
なお、上記実施例においては、プロセッサ１および共通
装置３が１台の場合について説明したが、本発明はこれ
に限定されるものでなく、プロセ・ソサ］および共通装
置３が複数台ある場合にも同様に適用できるものである
。そして、この場合のプロセッサと共通装置との間のＳ
ＲＬ伝送ライン５、アドレスライン７およびデータライ
ン９等は複数のプロセッサおよび共通装置間でバス接続
されることになる。
装置３が１台の場合について説明したが、本発明はこれ
に限定されるものでなく、プロセ・ソサ］および共通装
置３が複数台ある場合にも同様に適用できるものである
。そして、この場合のプロセッサと共通装置との間のＳ
ＲＬ伝送ライン５、アドレスライン７およびデータライ
ン９等は複数のプロセッサおよび共通装置間でバス接続
されることになる。
［発明の効果］
以上説明したように、本発明によれば、プロセッサから
特定のアドレス領域にある共通装置内のレジスタにアク
セスする場合、アクセスを行うプロセッサのシステム制
御リンクと該レジスタを有する共通装置のシステム制御
リンクとを比較し、該比較結果に基づいてアクセスの可
否を判定しているので、従来のような特殊命令を追加す
ることなく、システム制御リンクの比較のみで比較的簡
単に実現することができ、汎用性、機能拡張性、信頼性
を向上することができる。
特定のアドレス領域にある共通装置内のレジスタにアク
セスする場合、アクセスを行うプロセッサのシステム制
御リンクと該レジスタを有する共通装置のシステム制御
リンクとを比較し、該比較結果に基づいてアクセスの可
否を判定しているので、従来のような特殊命令を追加す
ることなく、システム制御リンクの比較のみで比較的簡
単に実現することができ、汎用性、機能拡張性、信頼性
を向上することができる。
第１図は本発明の一実施例に係わるレジスタアクセス保
護方式の構成図、第２図は従来の特殊レジスタのアクセ
ス条件を実現した説明図である。 １・・・プロセッサ ３・・・共通装置 ３１・・・特殊レジスタ ３５・・・ＳＲＬ判定部、 ３７・・・ＳＲＬ記憶部、 ３９・・・アドレス判定部。 代理人 弁理士 三 好 秀 和 −１４＝
護方式の構成図、第２図は従来の特殊レジスタのアクセ
ス条件を実現した説明図である。 １・・・プロセッサ ３・・・共通装置 ３１・・・特殊レジスタ ３５・・・ＳＲＬ判定部、 ３７・・・ＳＲＬ記憶部、 ３９・・・アドレス判定部。 代理人 弁理士 三 好 秀 和 −１４＝
Claims (1)
- 複数のプロセッサおよび該複数のプロセッサからアクセ
スされるレジスタを有する１つ以上の共通装置を有する
マルチプロセッサシステムにおけるレジスタアクセス保
護方式であって、各プロセッサにシステム制御の権限を
レベルで表現したシステム制御リンクを設定し、各プロ
セッサからのアクセスの受信条件をレベルで表現したシ
ステム制御リンクを各共通装置に設け、プロセッサから
特定のアドレス領域にある共通装置内のレジスタにアク
セスする場合、アクセスを行うプロセッサのシステム制
御リンクと該レジスタを有する共通装置のシステム制御
リンクとを比較し、該比較結果に基づいてアクセスの可
否を判定することを特徴とするレジスタアクセス保護方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526990A JPH044454A (ja) | 1990-04-23 | 1990-04-23 | レジスタアクセス保護方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10526990A JPH044454A (ja) | 1990-04-23 | 1990-04-23 | レジスタアクセス保護方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH044454A true JPH044454A (ja) | 1992-01-08 |
Family
ID=14402945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10526990A Pending JPH044454A (ja) | 1990-04-23 | 1990-04-23 | レジスタアクセス保護方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH044454A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9860315B2 (en) | 1998-09-10 | 2018-01-02 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241061A (ja) * | 1986-04-11 | 1987-10-21 | Nec Corp | 情報アクセス管理方式 |
-
1990
- 1990-04-23 JP JP10526990A patent/JPH044454A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62241061A (ja) * | 1986-04-11 | 1987-10-21 | Nec Corp | 情報アクセス管理方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9860315B2 (en) | 1998-09-10 | 2018-01-02 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
| US10491675B2 (en) | 2001-10-01 | 2019-11-26 | International Business Machines Corporation | Controlling the state of duplexing of coupling facility structures |
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