JPH044606A - ヒステリシスコンパレータ - Google Patents
ヒステリシスコンパレータInfo
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- JPH044606A JPH044606A JP2105910A JP10591090A JPH044606A JP H044606 A JPH044606 A JP H044606A JP 2105910 A JP2105910 A JP 2105910A JP 10591090 A JP10591090 A JP 10591090A JP H044606 A JPH044606 A JP H044606A
- Authority
- JP
- Japan
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- transistor
- emitter
- power supply
- supply terminal
- base
- Prior art date
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
- H03K3/0233—Bistable circuits
- H03K3/02337—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はヒステリシスコンパレータに関するもので、特
に二端子入力が可能な微小ヒステリシス幅を有するヒス
テリシスコンパレータに使用されるものである。
に二端子入力が可能な微小ヒステリシス幅を有するヒス
テリシスコンパレータに使用されるものである。
（従来の技術）
従来、ヒステリシスコンパレータには、例えば特公昭５
３−１７０２９号公報に記載されたものがある。このヒ
ステリシスコンパレータは、二端子入力、微小ヒステリ
シス幅・を有するということに特徴をもつものである。
３−１７０２９号公報に記載されたものがある。このヒ
ステリシスコンパレータは、二端子入力、微小ヒステリ
シス幅・を有するということに特徴をもつものである。
しかしながら、上記ヒステリシスコンパレータには、ヒ
ステリシス幅の安定性、回路素子の能動領域での動作と
いう２点について問題がある。以下、第７図を参照しな
がら上記２つの問題点につき簡単に説明することにする
。
ステリシス幅の安定性、回路素子の能動領域での動作と
いう２点について問題がある。以下、第７図を参照しな
がら上記２つの問題点につき簡単に説明することにする
。
即ち、ヒステリシス幅の安定性の面では、ｐｎｐトラン
ジスタＱ６１及びＱ６２の面積比Ｎｌ、ｐｎｐトランジ
スタＱ７１及びＱ７２の面積比Ｎ２を大きくすると、こ
れらｐｎｐ トランジスタＱ６１．Ｑ６２．Ｑ７１．Ｑ
７２のベース電流分がヒステリシス幅の誤差の要因とな
る。これは、例えばＮ、＞２．Ｎ２＞２＜らいであって
も誤差が発生し、問題になる場合が存在する。特にＩＣ
化を考えた場合には、ｐｎｐトランジスタＱ６１．Ｑ６
２．Ｑ７１．Ｑ７２をラテラル構造としなければならな
いため、電流増幅率ｈＦＥか小さい。よって、コレクタ
電流をコントロールし難くなり、ヒステリシス幅を安定
させることができない欠点がある。一方、ｐｎｐ）ラン
ジスタＱ６１．Ｑ６２．Ｑ７１．Ｑ７２をｎｐｎ ）ラ
ンジスタとした場合には、入力トランジスタＱ５１゜Ｑ
５２がラテラルｐｎｐ）ランジスタとなるため、入力電
流が問題となる欠点がある。
ジスタＱ６１及びＱ６２の面積比Ｎｌ、ｐｎｐトランジ
スタＱ７１及びＱ７２の面積比Ｎ２を大きくすると、こ
れらｐｎｐ トランジスタＱ６１．Ｑ６２．Ｑ７１．Ｑ
７２のベース電流分がヒステリシス幅の誤差の要因とな
る。これは、例えばＮ、＞２．Ｎ２＞２＜らいであって
も誤差が発生し、問題になる場合が存在する。特にＩＣ
化を考えた場合には、ｐｎｐトランジスタＱ６１．Ｑ６
２．Ｑ７１．Ｑ７２をラテラル構造としなければならな
いため、電流増幅率ｈＦＥか小さい。よって、コレクタ
電流をコントロールし難くなり、ヒステリシス幅を安定
させることができない欠点がある。一方、ｐｎｐ）ラン
ジスタＱ６１．Ｑ６２．Ｑ７１．Ｑ７２をｎｐｎ ）ラ
ンジスタとした場合には、入力トランジスタＱ５１゜Ｑ
５２がラテラルｐｎｐ）ランジスタとなるため、入力電
流が問題となる欠点がある。
また、回路素子の能動領域での動作の面では、ｐｎｐ）
ランジスタＱ６１．Ｑ６２がサチレーション領域で動作
するため、回路動作の高速化にとって好ましくなく、又
寄生素子が発生し易く問題となっている。− （発明か解決しようとする課題） このように、従来のヒステリシスコンパレータは、二端
子入力、微小ヒステリシス幅を有するという２項目につ
いては満足していたが、ヒステリシス幅の安定性、回路
素子の能動領域での動作という２項目については実現か
不可能であった。
ランジスタＱ６１．Ｑ６２がサチレーション領域で動作
するため、回路動作の高速化にとって好ましくなく、又
寄生素子が発生し易く問題となっている。− （発明か解決しようとする課題） このように、従来のヒステリシスコンパレータは、二端
子入力、微小ヒステリシス幅を有するという２項目につ
いては満足していたが、ヒステリシス幅の安定性、回路
素子の能動領域での動作という２項目については実現か
不可能であった。
そこで、本発明は、差動（例えば二端子）入力であるこ
と、微小ヒステリシス幅を有すること、ヒステリシス幅
の安定性を有すること、及び回路素子の全てが能動領域
で動作することを満足することのできるヒステリシスコ
ンパレータを提供することを目的とする。
と、微小ヒステリシス幅を有すること、ヒステリシス幅
の安定性を有すること、及び回路素子の全てが能動領域
で動作することを満足することのできるヒステリシスコ
ンパレータを提供することを目的とする。
［発明の構成コ
（課題を解決するための手段）
上記目的を達成するために、本発明のヒステリシスコン
パレータは、コレクタが第１の電源端子に接続され、ベ
ースが第１の入力端子に接続され、エミッタか第１の電
流源を介して第２の電源端子に接続される第１のトラン
ジスタと、コレクタか前記第１の電源端子に接続され、
ベースが第２の入力端子に接続され、エミッタか第２の
電流源を介して前記第２の電源端子に接続される第２の
トランジスタと、前記第１及び第２のトランジスタのエ
ミッタ電圧差を検出することによって前記第１及び第２
の電流源の少なくとも一方を可変とする検出可変手段と
を有している。
パレータは、コレクタが第１の電源端子に接続され、ベ
ースが第１の入力端子に接続され、エミッタか第１の電
流源を介して第２の電源端子に接続される第１のトラン
ジスタと、コレクタか前記第１の電源端子に接続され、
ベースが第２の入力端子に接続され、エミッタか第２の
電流源を介して前記第２の電源端子に接続される第２の
トランジスタと、前記第１及び第２のトランジスタのエ
ミッタ電圧差を検出することによって前記第１及び第２
の電流源の少なくとも一方を可変とする検出可変手段と
を有している。
また、コレクタが第１の電源端子に接続され、ベースが
第１の入力端子に接続され、エミッタが第１の電流源を
介して第２の電源端子に接続される第１のトランジスタ
と、コレクタが前記第１の電源端子に接続され、ベース
が前記第１の入力端子に接続され、エミッタが第２の電
流源を介して前記第２の電源端子に接続される第２のト
ランジスタと、コレクタが前記第１の電源端子に接続さ
れ、ベースか第２の入力端子に接続され、エミッタが第
３の電流源を介して前記第２の電源端子に接続される第
３のトランジスタと、コレクタが前記第１の電源端子に
接続され、ベースが前記第２の入力端子に接続され、エ
ミッタが第４の電流源を介して前記第２の電源端子に接
続される第４のトランジスタと、前記第１、第２、第３
及び４のトランジスタのエミッタ電圧差を検出すること
によって前記第１、第２、第３及び第４の電流源の少な
くとも一つを可変とする検出可変手段とを有している。
第１の入力端子に接続され、エミッタが第１の電流源を
介して第２の電源端子に接続される第１のトランジスタ
と、コレクタが前記第１の電源端子に接続され、ベース
が前記第１の入力端子に接続され、エミッタが第２の電
流源を介して前記第２の電源端子に接続される第２のト
ランジスタと、コレクタが前記第１の電源端子に接続さ
れ、ベースか第２の入力端子に接続され、エミッタが第
３の電流源を介して前記第２の電源端子に接続される第
３のトランジスタと、コレクタが前記第１の電源端子に
接続され、ベースが前記第２の入力端子に接続され、エ
ミッタが第４の電流源を介して前記第２の電源端子に接
続される第４のトランジスタと、前記第１、第２、第３
及び４のトランジスタのエミッタ電圧差を検出すること
によって前記第１、第２、第３及び第４の電流源の少な
くとも一つを可変とする検出可変手段とを有している。
（作用）
このような構成によれば、第１及び第２のトランジスタ
のエミッタ電圧差を検出することによって前記第１及び
第２の電流源の少なくとも一方を可変としている。また
、第１、第２、第３及び４のトランジスタのエミッタ電
圧差を検出することによって前記第１、第２、第３及び
第４の電流源の少なくとも一つを可変としている。この
ため、ヒステリシス幅の安定したヒステリシスコンパレ
ータを実現することができる。また、全ての回路素子か
能動領域で動作させることもできる。
のエミッタ電圧差を検出することによって前記第１及び
第２の電流源の少なくとも一方を可変としている。また
、第１、第２、第３及び４のトランジスタのエミッタ電
圧差を検出することによって前記第１、第２、第３及び
第４の電流源の少なくとも一つを可変としている。この
ため、ヒステリシス幅の安定したヒステリシスコンパレ
ータを実現することができる。また、全ての回路素子か
能動領域で動作させることもできる。
（実施例）
以下、図面を参照しながら本発明一実施例について詳細
に説明する。
に説明する。
第１図は、本発明の第１の実施例に係わるヒステリシス
コンパレータを示すものである。
コンパレータを示すものである。
ｎｐｎトランジスタ（第１のトランジスタ）Ｑｌのコレ
クタは第１の電源端子１０１に接続され、ベースは第１
の入力端子１０２に接続されている。
クタは第１の電源端子１０１に接続され、ベースは第１
の入力端子１０２に接続されている。
ｎｐｎ ）ランジスタ（第２のトランジスタ）Ｑ２のコ
レクタは第１の電源端子１０１に接続され、ベースは第
２の入力端子１０３に接続されている。また、トランジ
スタＱ１のエミッタは、第１の電流源■１を介して第２
の電源端子１０４に接続されている。トランジスタＱ２
のエミッタは、第２の電流源■２を介して第２の電源端
子】０４に接続されている。さらに、トランジスタＱ１
．Ｑ２のエミッタは、それぞれコンパレータ １０５に
接続されている。なお、このコンパレータ １０５は、
ｎｐｎトランジスタＱｌ、Ｑ２にそれぞれ入力する電圧
Ｖ１□１ＶＩＮ２の差、即ちトランジスタＱｌ。
レクタは第１の電源端子１０１に接続され、ベースは第
２の入力端子１０３に接続されている。また、トランジ
スタＱ１のエミッタは、第１の電流源■１を介して第２
の電源端子１０４に接続されている。トランジスタＱ２
のエミッタは、第２の電流源■２を介して第２の電源端
子】０４に接続されている。さらに、トランジスタＱ１
．Ｑ２のエミッタは、それぞれコンパレータ １０５に
接続されている。なお、このコンパレータ １０５は、
ｎｐｎトランジスタＱｌ、Ｑ２にそれぞれ入力する電圧
Ｖ１□１ＶＩＮ２の差、即ちトランジスタＱｌ。
Ｑ２のエミッタ電圧差を検出することによって、第１及
び第２の電流源Ｉ、、Ｉ２の少なくとも一方を可変とす
ることができる。
び第２の電流源Ｉ、、Ｉ２の少なくとも一方を可変とす
ることができる。
即ち、上記ヒステリシスコンパレータの特徴は、第１及
び第２の入力端子１０２．１０３にエミッタフォロアの
形に接続されたｎｐｎ ）ランジスタＱｌ、Ｑ２のエミ
ッタ電流をコントロールすることによって、第１及び第
２の入力端子１０２．１０３間に一定のオフセット電圧
を発生させることにある。
び第２の入力端子１０２．１０３にエミッタフォロアの
形に接続されたｎｐｎ ）ランジスタＱｌ、Ｑ２のエミ
ッタ電流をコントロールすることによって、第１及び第
２の入力端子１０２．１０３間に一定のオフセット電圧
を発生させることにある。
第２図は前記第１図のヒステリシスコンパレータについ
ての具体的な構成例を示すものである。
ての具体的な構成例を示すものである。
コンパレータ １０５は、第３の電流源Ｉ３と、ｐｎｐ
トランジスタＱ３．Ｑ４と、ｎｐｎ）ランジスタＱ２
５．Ｑ２６と、抵抗Ｒ，，Ｒ２とにより構成されている
。即ち、ｐｎｐトランジスタ（第３のトランジスタ）Ｑ
３及びｐｎｐトランジスタ（第４のトランジスタ）Ｑ４
のエミッタは互いに接続され、その接続点は第３の電流
源Ｉ３を介して第１の電源端子１０１に接続されている
。トランジスタＱ３のベースはトランジスタＱ１のエミ
ッタに接続され、トランジスタＱ４のベースはトランジ
スタＱ２のエミッタに接続されている。
トランジスタＱ３．Ｑ４と、ｎｐｎ）ランジスタＱ２
５．Ｑ２６と、抵抗Ｒ，，Ｒ２とにより構成されている
。即ち、ｐｎｐトランジスタ（第３のトランジスタ）Ｑ
３及びｐｎｐトランジスタ（第４のトランジスタ）Ｑ４
のエミッタは互いに接続され、その接続点は第３の電流
源Ｉ３を介して第１の電源端子１０１に接続されている
。トランジスタＱ３のベースはトランジスタＱ１のエミ
ッタに接続され、トランジスタＱ４のベースはトランジ
スタＱ２のエミッタに接続されている。
なお、トランジスタＱ３．Ｑ４、電流源Ｉ３により差動
アンプが構成されている。また、トランジスタＱ２５．
Ｑ２６のコレクタは、それぞれトランジスタＱＢ、Ｑ４
のコレクタに接続されている。
アンプが構成されている。また、トランジスタＱ２５．
Ｑ２６のコレクタは、それぞれトランジスタＱＢ、Ｑ４
のコレクタに接続されている。
トランジスタＱ２５．Ｑ２６のエミッタは、それぞれ第
２の電源端子１０４に接続されている。さらに、トラン
ジスタＱ２５．Ｑ２６のベースは互いに接続されており
、その接続点は抵抗Ｒ１を介してトランジスタＱ２５の
コレクタに接続され、又抵抗Ｒ２を介してトランジスタ
Ｑ２６のコレクタに接続されている。
２の電源端子１０４に接続されている。さらに、トラン
ジスタＱ２５．Ｑ２６のベースは互いに接続されており
、その接続点は抵抗Ｒ１を介してトランジスタＱ２５の
コレクタに接続され、又抵抗Ｒ２を介してトランジスタ
Ｑ２６のコレクタに接続されている。
第１の電流源１１は、ｎｐｎ トランジスタＱ２１．Ｑ
２４により構成されている。また、第２の電流源Ｉ２は
、ｎｐｎ トランジスタＱ２２゜Ｑ２３により構成され
ている。即ち、トランジスタＱ２１．Ｑ２３のベースは
、トランジスタＱＢ。
２４により構成されている。また、第２の電流源Ｉ２は
、ｎｐｎ トランジスタＱ２２゜Ｑ２３により構成され
ている。即ち、トランジスタＱ２１．Ｑ２３のベースは
、トランジスタＱＢ。
Ｑ２５のコレクタに接続されている。トランジスタＱ２
２．Ｑ２４のベースは、トランジスタＱ４゜Ｑ２６のコ
レクタに接続されている。トランジスタＱ２１．Ｑ２４
のコレクタは互いに接続され、その接続点はトランジス
タＱ１のエミッタに接続されている。トランジスタＱ２
２．Ｑ２３のコレクタは互いに接続され、その接続点は
トランジスタＱ２のエミッタに接続されている。トラン
ジスタＱ２１．Ｑ２２のエミッタは互いに接続され、そ
の接続点は抵抗Ｒ３を介して第２の電源端子１０４に接
続されている。トランジスタＱ２３゜Ｑ２４のエミッタ
は互いに接続され、その接続点は抵抗Ｒ４を介して第２
の電源端子１０４に接続されている。
２．Ｑ２４のベースは、トランジスタＱ４゜Ｑ２６のコ
レクタに接続されている。トランジスタＱ２１．Ｑ２４
のコレクタは互いに接続され、その接続点はトランジス
タＱ１のエミッタに接続されている。トランジスタＱ２
２．Ｑ２３のコレクタは互いに接続され、その接続点は
トランジスタＱ２のエミッタに接続されている。トラン
ジスタＱ２１．Ｑ２２のエミッタは互いに接続され、そ
の接続点は抵抗Ｒ３を介して第２の電源端子１０４に接
続されている。トランジスタＱ２３゜Ｑ２４のエミッタ
は互いに接続され、その接続点は抵抗Ｒ４を介して第２
の電源端子１０４に接続されている。
また、トランジスタＱ２７のベースは、トランジスタＱ
２１，０２Ｂのベースに接続されている。トランジスタ
Ｑ２７のコレゲタは第１の出力端子１０６に接続されて
いる。また、トランジスタ０２８のベースは、トランジ
スタＱ２２．Ｑ、２４ノヘースに接続されている。トラ
ンジスタＱ２８のコレクタは第２の出力端子１０７に接
続されている。さらに、トランジスタＱ２７．Ｑ２８の
エミッタは互いに接続され、その接続点は抵抗Ｒ５を介
して第２の電源端子１０４に接続されている。
２１，０２Ｂのベースに接続されている。トランジスタ
Ｑ２７のコレゲタは第１の出力端子１０６に接続されて
いる。また、トランジスタ０２８のベースは、トランジ
スタＱ２２．Ｑ、２４ノヘースに接続されている。トラ
ンジスタＱ２８のコレクタは第２の出力端子１０７に接
続されている。さらに、トランジスタＱ２７．Ｑ２８の
エミッタは互いに接続され、その接続点は抵抗Ｒ５を介
して第２の電源端子１０４に接続されている。
次に、前記第２図を参照しながら同図のヒステリシスコ
ンパレータの動作について詳細に説明する。
ンパレータの動作について詳細に説明する。
ます、第１の入力端子１０２に印加する電圧Ｖ 、Ｎ、
と第２の入力端子 １０３に印加する電圧ＶＩＮ２との
関係かＶ ＩＮ＋ ＜〈Ｖ ＩＮ２である場合を考える
。この場合、トランジスタＱ３．Ｑ４からなる差動増幅
器は、トランジスタＱ３がオン状態にあるために、トラ
ンジスタＱ２１．０２３がオン状態となり、トランジス
タＱ２２．Ｑ２４かオフ状態となる。
と第２の入力端子 １０３に印加する電圧ＶＩＮ２との
関係かＶ ＩＮ＋ ＜〈Ｖ ＩＮ２である場合を考える
。この場合、トランジスタＱ３．Ｑ４からなる差動増幅
器は、トランジスタＱ３がオン状態にあるために、トラ
ンジスタＱ２１．０２３がオン状態となり、トランジス
タＱ２２．Ｑ２４かオフ状態となる。
ここで、トランジスタＱ２１のコレクタ電流Ｉ Ｃ＋０
２１１と、トランジスタ０２３のコレクタ電流Ｉ Ｃ（
０２Ｂ＋との比を、例えばＩ Ｃ＋０２１） ： Ｉ
Ｃｌ０２３）−３＝１と仮定する。すると、第１の電流
源Ｉ、には、第２の電流源Ｉ２の３倍の電流か流れるこ
とになる。
２１１と、トランジスタ０２３のコレクタ電流Ｉ Ｃ（
０２Ｂ＋との比を、例えばＩ Ｃ＋０２１） ： Ｉ
Ｃｌ０２３）−３＝１と仮定する。すると、第１の電流
源Ｉ、には、第２の電流源Ｉ２の３倍の電流か流れるこ
とになる。
従って、トランジスタＱ１のベース・エミッタ間電圧Ｖ
ＢＥＴＱｌｌは・ また、トランジスタＱ２のベース・エミッタ間電圧Ｖ
ＢＥＬＱ２）は− となる。
ＢＥＴＱｌｌは・ また、トランジスタＱ２のベース・エミッタ間電圧Ｖ
ＢＥＬＱ２）は− となる。
但し、
である。まｔ：、ｋはボルツマン定数、Ｔは絶対温度、
ｑは電荷量、Ｉ５は飽和電流をそれぞれ示している。
ｑは電荷量、Ｉ５は飽和電流をそれぞれ示している。
即ち、トランジスタＱ１及びＱ２のベース・エミッタ間
電圧の差ＶＢ□。１−０２．は、Ｖ ＢＥ（Ｑｌ−０２
１−Ｖ ＢＥ（ｏｌ ｌ ＶＢＥ（０２＋−Ｖｔ Ｎ
ｎ ３’？２８．６−［ｍＶ］となる。
電圧の差ＶＢ□。１−０２．は、Ｖ ＢＥ（Ｑｌ−０２
１−Ｖ ＢＥ（ｏｌ ｌ ＶＢＥ（０２＋−Ｖｔ Ｎ
ｎ ３’？２８．６−［ｍＶ］となる。
つまり、トランジスタＱｌのベース−エミッタ間電圧Ｖ
ＢＥＬＱｌｌは、トランジスタＱ２のベース・エミッ
タ間電圧ＶＢＥｔ０２１よりも約２８．６［ｍ Ｖ ］
大きいため、トランジスタＱ１のベースに入力する電圧
Ｖ 、Ｎ、としては、 ＶＩＮＩ ＞ＶＩＮ２ ＋２８． ６
［ｍＶ コ ＝−（１）とならなければ、反転
しないことになる。
ＢＥＬＱｌｌは、トランジスタＱ２のベース・エミッ
タ間電圧ＶＢＥｔ０２１よりも約２８．６［ｍ Ｖ ］
大きいため、トランジスタＱ１のベースに入力する電圧
Ｖ 、Ｎ、としては、 ＶＩＮＩ ＞ＶＩＮ２ ＋２８． ６
［ｍＶ コ ＝−（１）とならなければ、反転
しないことになる。
次に、第１の入力端子１０２に印加する電圧ＶＩＮ＋
と第２の入力端子 １０３に印加する電圧ＶＩＮ２との
関係力Ｖ ＩＮ＋ 〉＞Ｖ ＩＮ２ テアル場合ヲ考え
る。この場合、トランジスタＱＢ、Ｑ４からなる差動増
幅器は、トランジスタＱ４かオン状態にあるために、ト
ランジスタＱ２２．Ｑ２４がオン状態となり、トランジ
スタＱ２１．Ｑ２３かオフ状態となる。
と第２の入力端子 １０３に印加する電圧ＶＩＮ２との
関係力Ｖ ＩＮ＋ 〉＞Ｖ ＩＮ２ テアル場合ヲ考え
る。この場合、トランジスタＱＢ、Ｑ４からなる差動増
幅器は、トランジスタＱ４かオン状態にあるために、ト
ランジスタＱ２２．Ｑ２４がオン状態となり、トランジ
スタＱ２１．Ｑ２３かオフ状態となる。
ここで、トランジスタＱ２２のコレクタ電流Ｉ Ｃ＋０
２２．と、トランジスタＱ２４のコレクタ電流Ｉ ＣＬ
Ｑ２４）との比を、例えばＩ ＣＬＱ２２） ： Ｉ
ＣＬＱ２４）−３＝１と仮定する。すると、第２の電流
源１２には、第１の電流源１１の３倍の電流が流れるこ
とになる。
２２．と、トランジスタＱ２４のコレクタ電流Ｉ ＣＬ
Ｑ２４）との比を、例えばＩ ＣＬＱ２２） ： Ｉ
ＣＬＱ２４）−３＝１と仮定する。すると、第２の電流
源１２には、第１の電流源１１の３倍の電流が流れるこ
とになる。
従って、トランジスタＱ１のベース・エミッタ間電圧Ｖ
ＢＥ、。５．は、 また、トランジスタＱ２のベース・エミッタ間電圧ＶＲ
Ｆ、ｌＱ２＋は、 となる。
ＢＥ、。５．は、 また、トランジスタＱ２のベース・エミッタ間電圧ＶＲ
Ｆ、ｌＱ２＋は、 となる。
即ち、トランジスタＱ１及びＱ２のベース・エミッタ間
電圧の差Ｖ ＢＥ’＋ Ｑ２−Ｑｌ ）は、ＶＢＥｔ０
２−Ｑｌ＋ ＝ＶＢＥｔＱ２） ＶＢＥ（Ｑｌ）＝Ｖ
ｔ Ｎｎ ３’＝２８．６ ［ｒｎＶ］となる。
電圧の差Ｖ ＢＥ’＋ Ｑ２−Ｑｌ ）は、ＶＢＥｔ０
２−Ｑｌ＋ ＝ＶＢＥｔＱ２） ＶＢＥ（Ｑｌ）＝Ｖ
ｔ Ｎｎ ３’＝２８．６ ［ｒｎＶ］となる。
つまり、トランジスタＱ２のベース・エミッタ間電圧Ｖ
ＢＥ、。２．は、トランジスタＱ１のベース・エミッタ
間電圧Ｖｌ’ｌＥｔ。１）よりも約２８．６［ｍＶ］大
きいため、トランジスタＱ２のベースに入力する電圧Ｖ
１．．２としては、 ＶＩＮ２ ＞ＶＩＮＩ ’＋ ２８． ６ ［ｍＶ］
−（２）とならなければ、反転しないことになる。
ＢＥ、。２．は、トランジスタＱ１のベース・エミッタ
間電圧Ｖｌ’ｌＥｔ。１）よりも約２８．６［ｍＶ］大
きいため、トランジスタＱ２のベースに入力する電圧Ｖ
１．．２としては、 ＶＩＮ２ ＞ＶＩＮＩ ’＋ ２８． ６ ［ｍＶ］
−（２）とならなければ、反転しないことになる。
即ち、例えばトランジスタＱ１のベースに印加される電
圧Ｖ ＩＮ＋をパラメータにとれば、上記式（１）及び
式（２）から、第３図に示すようなヒステリシス動作を
することがわかる。
圧Ｖ ＩＮ＋をパラメータにとれば、上記式（１）及び
式（２）から、第３図に示すようなヒステリシス動作を
することがわかる。
なお、ヒステリシス幅は、トランジスタＱ２１のコレク
タ電流１ｃ、Ｑ２□）と、トランジスタＱ２３のコレク
タ電流Ｉ Ｃ（Ｑ２３）との電流比（Ｉ ｃｔｏｘＩ、
： Ｉ Ｃ（０２３１） 、及びトランジスタＱ２２の
コレクタ電流Ｉ Ｃ（Ｑ２２）と、トランジスタＱ２４
のコレクタ電流Ｉ Ｃ（Ｑ２４）との電流比（Ｉ ＣＬ
Ｑ２２） ： Ｉ ｃｔｏ２４＋）によって決定される
。つまり、２つの電流比の比率を異なる値にすることに
よって状態反転の電圧設定を自由に可変することが可能
となる。
タ電流１ｃ、Ｑ２□）と、トランジスタＱ２３のコレク
タ電流Ｉ Ｃ（Ｑ２３）との電流比（Ｉ ｃｔｏｘＩ、
： Ｉ Ｃ（０２３１） 、及びトランジスタＱ２２の
コレクタ電流Ｉ Ｃ（Ｑ２２）と、トランジスタＱ２４
のコレクタ電流Ｉ Ｃ（Ｑ２４）との電流比（Ｉ ＣＬ
Ｑ２２） ： Ｉ ｃｔｏ２４＋）によって決定される
。つまり、２つの電流比の比率を異なる値にすることに
よって状態反転の電圧設定を自由に可変することが可能
となる。
このような構成によれば、差動（例えば二端子）入力で
あること、及び微小ヒステリシス幅を有することについ
ては、当然に満たしている。また、ヒステリシス幅の安
定性を有すること（トランジスタの電流増幅率ｈＦＥの
依存性が小さいこと）については、上記動作説明から明
らかなように、ヒステリシス幅を決定するのはトランジ
スタＱ２１，０２３及びトランジスタＱ２２．Ｑ２４の
電流比であり、電流の絶対値には全く無関係であること
がわかる。即ち、トランジスタＱ２１〜Ｑ２４の電流絶
対値は、ｎｐｎ）ランジスタの電流増幅率ｈＰＨにより
バラツキを持つが、その抵抗比や面積比は、ＩＣ内部に
おいては非常に精度よく作ることが可能である。よって
、ヒステリシス幅の安定したヒステリシスコンパレータ
を実現することかできる。さらに、回路素子の動作領域
については、全ての回路素子が能動領域で動作するため
、回路動作の高速化を達成でき、寄生素子も発生し難く
なる。
あること、及び微小ヒステリシス幅を有することについ
ては、当然に満たしている。また、ヒステリシス幅の安
定性を有すること（トランジスタの電流増幅率ｈＦＥの
依存性が小さいこと）については、上記動作説明から明
らかなように、ヒステリシス幅を決定するのはトランジ
スタＱ２１，０２３及びトランジスタＱ２２．Ｑ２４の
電流比であり、電流の絶対値には全く無関係であること
がわかる。即ち、トランジスタＱ２１〜Ｑ２４の電流絶
対値は、ｎｐｎ）ランジスタの電流増幅率ｈＰＨにより
バラツキを持つが、その抵抗比や面積比は、ＩＣ内部に
おいては非常に精度よく作ることが可能である。よって
、ヒステリシス幅の安定したヒステリシスコンパレータ
を実現することかできる。さらに、回路素子の動作領域
については、全ての回路素子が能動領域で動作するため
、回路動作の高速化を達成でき、寄生素子も発生し難く
なる。
第４図は前記第１図のヒステリシスコンパレータについ
ての他の構成例を示すものである。なお、第４図におい
て、前記第２図の構成例と同一の部分には同じ符号を付
すことにより説明を省略する。
ての他の構成例を示すものである。なお、第４図におい
て、前記第２図の構成例と同一の部分には同じ符号を付
すことにより説明を省略する。
ｐｎｐ トランジスタ（第３のトランジスタ）Ｑ５のエ
ミッタは、ｎｐｎトランジスタ（第５のトランジスタ）
Ｑ７及びｎｐｎ トランジスタＱ９のエミッタにそれぞ
れ接続されている。また、ｐｎｐ トランジスタ（第４
のトランジスタ）Ｑ６のエミッタは、ｎｐｎ）ランジス
タ（第６のトランジスタ）Ｑ８及びｎｐｎ トランジス
タＱＩＯのエミッタにそれぞれ接続されている。トラン
ジスタＱ７〜Ｑ１０のベース、及びトランジスタＱ９゜
Ｑ１０のコレクタはそれぞれが互いに接続され、その接
続点は第３の電流源■３を介して第１の電源端子１０１
に接続されている。トランジスタＱ７のコレクタは、ｐ
ｎｐトランジスタＱｌｌのベース及びコレクタに接続さ
れている。また、トランジスタＱ８のコレクタは、ｐｎ
ｐトランジスタＱ１２のベース及びコレクタに接続され
ている。
ミッタは、ｎｐｎトランジスタ（第５のトランジスタ）
Ｑ７及びｎｐｎ トランジスタＱ９のエミッタにそれぞ
れ接続されている。また、ｐｎｐ トランジスタ（第４
のトランジスタ）Ｑ６のエミッタは、ｎｐｎ）ランジス
タ（第６のトランジスタ）Ｑ８及びｎｐｎ トランジス
タＱＩＯのエミッタにそれぞれ接続されている。トラン
ジスタＱ７〜Ｑ１０のベース、及びトランジスタＱ９゜
Ｑ１０のコレクタはそれぞれが互いに接続され、その接
続点は第３の電流源■３を介して第１の電源端子１０１
に接続されている。トランジスタＱ７のコレクタは、ｐ
ｎｐトランジスタＱｌｌのベース及びコレクタに接続さ
れている。また、トランジスタＱ８のコレクタは、ｐｎ
ｐトランジスタＱ１２のベース及びコレクタに接続され
ている。
トランジスタＱｌｌ、Ｑ１２のベースは互いに接続され
ている。トランジスタＱｌｌ、Ｑ１２のエミッタは、そ
れぞれ第１の電源端子１０１に接続されている。さらに
、トランジスタＱ８．Ｑ１２のコレクタは、ｐｎｐ）ラ
ンジスタＱ１３のベースに接続されている。トランジス
タ０１Ｂのエミッタは、第１の電源端子１０１に接続さ
れている。トランジスタＱ１３のコレクタは、出力端子
１０８に接続されている。
ている。トランジスタＱｌｌ、Ｑ１２のエミッタは、そ
れぞれ第１の電源端子１０１に接続されている。さらに
、トランジスタＱ８．Ｑ１２のコレクタは、ｐｎｐ）ラ
ンジスタＱ１３のベースに接続されている。トランジス
タ０１Ｂのエミッタは、第１の電源端子１０１に接続さ
れている。トランジスタＱ１３のコレクタは、出力端子
１０８に接続されている。
このような構成においても、前記第２図の構成例に示し
たヒステリシスコンパレータと同様の効果を得ることが
できる。
たヒステリシスコンパレータと同様の効果を得ることが
できる。
第５図は、本発明の第２の実施例に係わるヒステリシス
コンパレータを示すものである。
コンパレータを示すものである。
ｎｐｎトランジスタ（第１のトランジスタ）Ｑｌ及びｎ
ｐｎトランジスタ（第２のトランジスタ）Ｑｌｌのコレ
クタは、それぞれ第１の電源端子１０１に接続されてい
る。トランジスタＱｌ。
ｐｎトランジスタ（第２のトランジスタ）Ｑｌｌのコレ
クタは、それぞれ第１の電源端子１０１に接続されてい
る。トランジスタＱｌ。
Ｑｌｌのベースは、それぞれ第１の入力端子１０２に接
続されている。ｎｐｎ トランジスタ（第３の 。
続されている。ｎｐｎ トランジスタ（第３の 。
トランジスタ）Ｑ２及びｎｐｎ）ランジスタ（第４のト
ランジスタ）Ｑｌ２のコレクタは、それぞれ第１の電源
端子１０１に接続されている。トランジスタＱ２．Ｑ１
２のベースは、第２の入力端子１０３に接続されている
。また、トランジスタＱ１のエミッタは、第１の電流源
１１を介して第２の電源端子１０４に接続されている。
ランジスタ）Ｑｌ２のコレクタは、それぞれ第１の電源
端子１０１に接続されている。トランジスタＱ２．Ｑ１
２のベースは、第２の入力端子１０３に接続されている
。また、トランジスタＱ１のエミッタは、第１の電流源
１１を介して第２の電源端子１０４に接続されている。
ｎｐｎ トランジスタＱｌｌのエミッタは、第２の電流
源Ｉ１１を介して第２の電源端子 １０４に接続されて
いる。
源Ｉ１１を介して第２の電源端子 １０４に接続されて
いる。
ｎｐｎ ）ランジスタＱ２のエミッタは、第３の電流源
工、を介して第２の電源端子１０４に接続されている。
工、を介して第２の電源端子１０４に接続されている。
ｎｐｎ トランジスタＱ１２のエミッタは、第４の電流
源１１２を介して第２の電源端子１０４に接続されてい
る。さらに、ｎｐｎトランジスタＱ１．Ｑ２．Ｑ１０．
Ｑ１２のエミッタは、それぞれコンパレータ １０５に
接続されている。なお、このコンパレータ １０５は、
ｎｐｎ）ランジスタＱｌ、Ｑ２．Ｑｌｌ、Ｑ１２のそれ
ぞれのエミッタ電圧差によって、第１乃至第４の電流源
■１．１１ユ、Ｉ２及びＩＩ２の少なくとも一つを可変
とすることができる。
源１１２を介して第２の電源端子１０４に接続されてい
る。さらに、ｎｐｎトランジスタＱ１．Ｑ２．Ｑ１０．
Ｑ１２のエミッタは、それぞれコンパレータ １０５に
接続されている。なお、このコンパレータ １０５は、
ｎｐｎ）ランジスタＱｌ、Ｑ２．Ｑｌｌ、Ｑ１２のそれ
ぞれのエミッタ電圧差によって、第１乃至第４の電流源
■１．１１ユ、Ｉ２及びＩＩ２の少なくとも一つを可変
とすることができる。
第６図は前記第５図のヒステリシスコンパレータについ
ての具体的な構成例を示すものである。
ての具体的な構成例を示すものである。
コンパレータ １０５は、第５の電流源Ｉ、と、ｐｎｐ
トランジスタＱＢ、Ｑ１３．Ｑ４．Ｑ１４と、ｎｐｎ
トランジスタＱ２５．Ｑ２６と、抵抗Ｒ，，Ｒ２とに
より構成されている。即ち、ｐｎｐ）ランシスタ（第５
のトランジスタ）Ｑ３、ｐｎｐトランジスタ（第６のト
ランジスタ）Ｑ１３、ｐｎｐトランジスタ（第７のトラ
ンジスタ）Ｑ４及びｐｎｐトランジスタ（第８のトラン
ジスタ）Ｑ１０のエミッタは互いに接続され、その接続
点は第５の電流源工、を介して第１の電源端子１０１に
接続されている。トランジスタＱ３のベースはトランジ
スタＱ１のエミッタに接続され、トランジスタＱ１Ｂの
ベースはトランジスタＱｌｌのエミッタに接続されてい
る。トランジスタＱ４のベースはトランジスタＱ２のエ
ミッタに接続され、トランジスタＱ１４のベースはトラ
ンジスタＱ１２のエミッタに接続されている。トランジ
スタＱ３．Ｑ１３のコレクタは互いに接続され、その接
続点はｎｐｎ トランジスタＱ２５のコレクタに接続さ
れている。トランジスタＱ４゜Ｑ１４のコレクタは互い
に接続され、その接続点はｎｐｎ）ランジスタＱ２６の
コレクタに接続されている。トランジスタＱ２５．Ｑ２
６のエミッタは、それぞれ第２の電源端子１０４に接続
されている。さらに、トランジスタＱ２５．Ｑ２６のベ
ースは互いに接続されており、その接続点は抵抗Ｒ３を
介してトランジスタＱ２５のコレクタに接続され、又抵
抗Ｒ２を介してトランジスタＱ２６のコレクタに接続さ
れている。
トランジスタＱＢ、Ｑ１３．Ｑ４．Ｑ１４と、ｎｐｎ
トランジスタＱ２５．Ｑ２６と、抵抗Ｒ，，Ｒ２とに
より構成されている。即ち、ｐｎｐ）ランシスタ（第５
のトランジスタ）Ｑ３、ｐｎｐトランジスタ（第６のト
ランジスタ）Ｑ１３、ｐｎｐトランジスタ（第７のトラ
ンジスタ）Ｑ４及びｐｎｐトランジスタ（第８のトラン
ジスタ）Ｑ１０のエミッタは互いに接続され、その接続
点は第５の電流源工、を介して第１の電源端子１０１に
接続されている。トランジスタＱ３のベースはトランジ
スタＱ１のエミッタに接続され、トランジスタＱ１Ｂの
ベースはトランジスタＱｌｌのエミッタに接続されてい
る。トランジスタＱ４のベースはトランジスタＱ２のエ
ミッタに接続され、トランジスタＱ１４のベースはトラ
ンジスタＱ１２のエミッタに接続されている。トランジ
スタＱ３．Ｑ１３のコレクタは互いに接続され、その接
続点はｎｐｎ トランジスタＱ２５のコレクタに接続さ
れている。トランジスタＱ４゜Ｑ１４のコレクタは互い
に接続され、その接続点はｎｐｎ）ランジスタＱ２６の
コレクタに接続されている。トランジスタＱ２５．Ｑ２
６のエミッタは、それぞれ第２の電源端子１０４に接続
されている。さらに、トランジスタＱ２５．Ｑ２６のベ
ースは互いに接続されており、その接続点は抵抗Ｒ３を
介してトランジスタＱ２５のコレクタに接続され、又抵
抗Ｒ２を介してトランジスタＱ２６のコレクタに接続さ
れている。
第１の電流源１１は、ｎｐｎ トランジスタＱ２１によ
り構成されている。第２の電流源Ｉ１１は、ｎｐｎ ）
ランジスタＱ２４により構成されている。また、第３の
電流源Ｉ２は、ｎｐｎトランジスタＱ２２により構成さ
れている。第４の電流源１１２は、ｎｐｎトランジスタ
Ｑ２３により構成されている。即ち、トランジスタＱ２
１．Ｑ２Ｂのベースは、トランジスタＱ３．Ｑ１Ｂ、Ｑ
２５のコレクタに接続されている。トランジスタＱ２２
．Ｑ２４のベースは、トランジスタＱ４゜Ｑ１４．Ｑ２
６のコレクタに接続されている。
り構成されている。第２の電流源Ｉ１１は、ｎｐｎ ）
ランジスタＱ２４により構成されている。また、第３の
電流源Ｉ２は、ｎｐｎトランジスタＱ２２により構成さ
れている。第４の電流源１１２は、ｎｐｎトランジスタ
Ｑ２３により構成されている。即ち、トランジスタＱ２
１．Ｑ２Ｂのベースは、トランジスタＱ３．Ｑ１Ｂ、Ｑ
２５のコレクタに接続されている。トランジスタＱ２２
．Ｑ２４のベースは、トランジスタＱ４゜Ｑ１４．Ｑ２
６のコレクタに接続されている。
トランジスタＱ２１のコレクタは、トランジスタＱ１の
エミッタに接続されている。トランジスタＱ２４のコレ
クタは、トランジスタＱｌｌのエミッタに接続されてい
る。トランジスタＱ２２のコレクタは、トランジスタＱ
２のエミッタに接続されている。トランジスタ０２３の
コレクタは、トランジスタＱ１２のエミッタに接続され
ている。
エミッタに接続されている。トランジスタＱ２４のコレ
クタは、トランジスタＱｌｌのエミッタに接続されてい
る。トランジスタＱ２２のコレクタは、トランジスタＱ
２のエミッタに接続されている。トランジスタ０２３の
コレクタは、トランジスタＱ１２のエミッタに接続され
ている。
トランジスタＱ２１．Ｑ２２のエミッタは互いに接続さ
れ、その接続点は抵抗Ｒ３を介して第２の電源端子 １
０４に接続されている。トランジスタＱ２Ｂ、Ｑ２４の
エミッタは互いに接続され、その接続点は抵抗Ｒ４を介
して第、２の電源端子１０４に接続されている。
れ、その接続点は抵抗Ｒ３を介して第２の電源端子 １
０４に接続されている。トランジスタＱ２Ｂ、Ｑ２４の
エミッタは互いに接続され、その接続点は抵抗Ｒ４を介
して第、２の電源端子１０４に接続されている。
また、ｐｎｐトランジスタＱ２７のベースは、トランジ
スタＱ２１．Ｑ２Ｂのベースに接続されている。トラン
ジスタＱ２７のコレクタは第１の出力端子１０６に接線
されている。また、ｐｎｐトランンスタＱ２８のベース
は、トランジスタＱ２２．Ｑ２４のベースに接続されて
いる。トランジスタ０２８のコレクタは第２の出力端子
１０７に接続されている。さらに、トランジスタＱ２７
゜Ｑ２８のエミッタは互いに接続され、その接続点は電
流源Ｉ４を介して第１の電源端子１０１に接続されてい
る。
スタＱ２１．Ｑ２Ｂのベースに接続されている。トラン
ジスタＱ２７のコレクタは第１の出力端子１０６に接線
されている。また、ｐｎｐトランンスタＱ２８のベース
は、トランジスタＱ２２．Ｑ２４のベースに接続されて
いる。トランジスタ０２８のコレクタは第２の出力端子
１０７に接続されている。さらに、トランジスタＱ２７
゜Ｑ２８のエミッタは互いに接続され、その接続点は電
流源Ｉ４を介して第１の電源端子１０１に接続されてい
る。
このような構成においても、前記第１の実施例と同様の
効果を得ることかできる。
効果を得ることかできる。
［発明の効果］
以上、説明したように、本発明のヒステリシスコンパレ
ータによれば、次のような効果を奏する。
ータによれば、次のような効果を奏する。
ヒステリシス幅を所定のトランジスタの電流比により決
定することができ、電流の絶対値には全く無関係となっ
ている。よって、ヒステリシス幅の安定したヒステリシ
スコンパレータを実現することかできる。また、全ての
回路素子か能動領域で動作するため、回路の高速化を達
成でき、寄生素子も発生し難くなる。
定することができ、電流の絶対値には全く無関係となっ
ている。よって、ヒステリシス幅の安定したヒステリシ
スコンパレータを実現することかできる。また、全ての
回路素子か能動領域で動作するため、回路の高速化を達
成でき、寄生素子も発生し難くなる。
第１図は本発明の第１の実施例に係わるヒステリシスコ
ンパレータについて示す回路図、第２図は前記第１図の
ヒステリシスコンパレータの具体的な構成を示す回路図
、第３図は前記第２図のヒステリシスコンパレータの動
作経路を示す図、第４図は前記第１図のヒステリシスコ
ンパレータの他の構成を示す回路図、第５図は本発明の
第２の実施例に係わるヒステリシスコンパレータについ
て示す回路図、第６図は前記第５図のヒステリシスコン
パレータの具体的な構成を示す回路図、第７図は従来の
ヒステリシスコンパレータについて示す回路図である。 １０１・・・第１の電源端子、】０２・・・第１の入力
端子、１０３・・・第２の入力端子、１０４・・・第２
の電源端子、１０５・・・コンパレータ、１０６〜１０
ｇ・・・出力端子、Ｑ１〜１Ｂ、Ｑ２１〜Ｑ２８・・・
トランジスタ、Ｒ１−Ｒ９・・・抵抗、■１〜Ｉ、・・
・電流源。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 手続補正書 平成 年 ３・＾・−２日 特許庁長官 植 松 敏 殿 １゜事件の表示 特願平２−１０５９１０号 ２、発明の名称 ヒステリシスコンパレータ ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 〒１００ 電話０３ （３５０２） ３１８１（
大代表）７、補正の内容 （１）明細書第７頁第８行目にｒＱ６１ＪとあるをｒＱ
７２Ｊと訂正する。 （２）明細書第２１頁第７行目に「ベース及び」とある
を削除する。 出願人代理人 弁理士 鈴江武彦
ンパレータについて示す回路図、第２図は前記第１図の
ヒステリシスコンパレータの具体的な構成を示す回路図
、第３図は前記第２図のヒステリシスコンパレータの動
作経路を示す図、第４図は前記第１図のヒステリシスコ
ンパレータの他の構成を示す回路図、第５図は本発明の
第２の実施例に係わるヒステリシスコンパレータについ
て示す回路図、第６図は前記第５図のヒステリシスコン
パレータの具体的な構成を示す回路図、第７図は従来の
ヒステリシスコンパレータについて示す回路図である。 １０１・・・第１の電源端子、】０２・・・第１の入力
端子、１０３・・・第２の入力端子、１０４・・・第２
の電源端子、１０５・・・コンパレータ、１０６〜１０
ｇ・・・出力端子、Ｑ１〜１Ｂ、Ｑ２１〜Ｑ２８・・・
トランジスタ、Ｒ１−Ｒ９・・・抵抗、■１〜Ｉ、・・
・電流源。 出願人代理人 弁理士 鈴江武彦 第１図 第３図 手続補正書 平成 年 ３・＾・−２日 特許庁長官 植 松 敏 殿 １゜事件の表示 特願平２−１０５９１０号 ２、発明の名称 ヒステリシスコンパレータ ３、補正をする者 事件との関係 特許出願人 （３０７）株式会社 東芝 ４、代理人 東京都千代田区霞が関３丁目７番２号 〒１００ 電話０３ （３５０２） ３１８１（
大代表）７、補正の内容 （１）明細書第７頁第８行目にｒＱ６１ＪとあるをｒＱ
７２Ｊと訂正する。 （２）明細書第２１頁第７行目に「ベース及び」とある
を削除する。 出願人代理人 弁理士 鈴江武彦
Claims (7)
- （１）コレクタが第１の電源端子に接続され、ベースが
第１の入力端子に接続され、エミッタが第１の電流源を
介して第２の電源端子に接続される第１のトランジスタ
と、コレクタが前記第１の電源端子に接続され、ベース
が第２の入力端子に接続され、エミッタが第２の電流源
を介して前記第２の電源端子に接続される第２のトラン
ジスタと、前記第１及び第２トランジスタのエミッタ電
圧差を検出することによって前記第１及び第２の電流源
の少なくとも一方を可変とする検出可変手段とを具備す
ることを特徴とするヒステリシスコンパレータ。 - （２）前記検出可変手段は、ベースが前記第１のトラン
ジスタのエミッタに接続され、エミッタが第３の電流源
を介して前記第１の電源端子に接続される第３のトラン
ジスタと、ベースが前記第２のトランジスタのエミッタ
に接続され、エミッタが前記第３の電流源を介して前記
第１の電源端子に接続される第４のトランジスタと、前
記第３及び第４のトランジスタのコレクタ電流によって
前記第１及び第２の電流源の少なくとも一方を可変とす
る可変手段とを有することを特徴とする請求項１記載の
ヒステリシスコンパレータ。 - （３）前記検出可変手段は、ベースが前記第１のトラン
ジスタのエミッタに接続される第３のトランジスタと、
ベースが前記第２のトランジスタのエミッタに接続され
る第４のトランジスタと、ベースが第３の電流源を介し
て前記第１の電源端子に接続され、エミッタが前記第３
のトランジスタのエミッタに接続される第５のトランジ
スタと、ベースが前記第３の電流源を介して前記第１の
電源端子に接続され、エミッタが前記第４のトランジス
タのエミッタに接続される第６のトランジスタと、前記
第３及び第４のトランジスタのコレクタ電流によって前
記第１及び第２の電流源の少なくとも一方を可変とする
可変手段とを有することを特徴とする請求項１記載のヒ
ステリシスコンパレータ。 - （４）コレクタが第１の電源端子に接続され、ベースが
第１の入力端子に接続され、エミッタが第１の電流源を
介して第２の電源端子に接続される第１のトランジスタ
と、コレクタが前記第１の電源端子に接続され、ベース
が前記第１の入力端子に接続され、エミッタが第２の電
流源を介して前記第２の電源端子に接続される第２のト
ランジスタと、コレクタが前記第１の電源端子に接続さ
れ、ベースが第２の入力端子に接続され、エミッタが第
３の電流源を介して前記第２の電源端子に接続される第
３のトランジスタと、コレクタが前記第１の電源端子に
接続され、ベースが前記第２の入力端子に接続され、エ
ミッタが第４の電流源を介して前記第２の電源端子に接
続される第４のトランジスタと、前記第１、第２、第３
及び４のトランジスタのエミッタ電圧差を検出すること
によって前記第１、第２、第３及び第４の電流源の少な
くとも一つを可変とする検出可変手段とを具備すること
を特徴とするヒステリシスコンパレータ。 - （５）前記第１、第２、第３及び４のトランジスタの少
なくとも一つのエミッタ面積が、他のトランジスタと異
なる値に設定されていることを特徴とする請求項４記載
のヒステリシスコンパレータ。 - （６）前記検出可変手段は、ベースが前記第１のトラン
ジスタのエミッタに接続され、エミッタが第５の電流源
を介して前記第１の電源端子に接続される第５のトラン
ジスタと、ベースが前記第２のトランジスタのエミッタ
に接続され、エミッタが前記第５の電流源を介して前記
第１の電源端子に接続される第６のトランジスタと、ベ
ースが前記第３のトランジスタのエミッタに接続され、
エミッタが前記第５の電流源を介して前記第１の電源端
子に接続される第７のトランジスタと、ベースが前記第
４のトランジスタのエミッタに接続され、エミッタが前
記第５の電流源を介して前記第１の電源端子に接続され
る第８のトランジスタと、前記第５、第６、第７及び第
８のトランジスタのコレクタ電流によって前記第１、第
２、第３及び第４の電流源の少なくとも一つを可変とす
る可変手段とを有することを特徴とする請求項４記載の
ヒステリシスコンパレータ。 - （７）前記第５、第６、第７及び８のトランジスタの少
なくとも一つのエミッタ面積が、他のトランジスタと異
なる値に設定されていることを特徴とする請求項６記載
のヒステリシスコンパレータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105910A JP2607729B2 (ja) | 1990-04-21 | 1990-04-21 | ヒステリシスコンパレータ |
| EP91106363A EP0452967B1 (en) | 1990-04-21 | 1991-04-19 | Hysteresis comparator |
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