JPH0449460A - Ｄｍａコントローラ - Google Patents
ＤｍａコントローラInfo
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- JPH0449460A JPH0449460A JP16018590A JP16018590A JPH0449460A JP H0449460 A JPH0449460 A JP H0449460A JP 16018590 A JP16018590 A JP 16018590A JP 16018590 A JP16018590 A JP 16018590A JP H0449460 A JPH0449460 A JP H0449460A
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- Japan
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- dma
- controllers
- signal
- controller
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- Prior art date
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- 230000002093 peripheral effect Effects 0.000 abstract description 17
- 101100490184 Drosophila melanogaster Ack gene Proteins 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 101100353178 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PRI2 gene Proteins 0.000 description 2
- 101100353177 Schizosaccharomyces pombe (strain 972 / ATCC 24843) spp2 gene Proteins 0.000 description 2
- 101150047682 priL gene Proteins 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡコントローラに関し、特に複数個のＤＭ
Ａコントローラを用いて構成されたシステムに適したＤ
ＭＡコントローラに関する。
Ａコントローラを用いて構成されたシステムに適したＤ
ＭＡコントローラに関する。
従来、１つのＤＭＡコントローラが制御できる台数以上
の周辺コントローラに対してＤＭＡ動作を行う場合、開
いているＤＭＡのチャンネルをその都度ホストＣＰＵが
チエツクし、ＤＭＡチャネルへの割付をしていた。上記
のような場合に複数個のＤＭＡコントローラを用いると
きには、予めＤＭＡコントローラを制御するホストのＣ
ＰＵ側でＤＭＡコントローラ間の競合を考え、ＤＭＡ要
求に対するバスの制御時に毎回チエツクを行って制御を
行うか、下位のレベルのデータ転送はホス）ＣＰＵか介
在して転送を行うかしていた。
の周辺コントローラに対してＤＭＡ動作を行う場合、開
いているＤＭＡのチャンネルをその都度ホストＣＰＵが
チエツクし、ＤＭＡチャネルへの割付をしていた。上記
のような場合に複数個のＤＭＡコントローラを用いると
きには、予めＤＭＡコントローラを制御するホストのＣ
ＰＵ側でＤＭＡコントローラ間の競合を考え、ＤＭＡ要
求に対するバスの制御時に毎回チエツクを行って制御を
行うか、下位のレベルのデータ転送はホス）ＣＰＵか介
在して転送を行うかしていた。
上述のように、従来のＤＭＡ転送では１つのＤＭＡコン
トローラが制御できる台数以上の周辺コントローラに対
してＩ） Ｍ Ａ転送を行う場合には、何等かの形でホ
ストＣｌ） Ｕの介在か必要となるなめ転送の効率か悪
くなるとともにホストＣＰＵの制御ブロクラムか複雑な
ものになるという問題かあった。このため各ペリフェラ
ルの独立な並列動作には甚だ不便てあった、 したがって本発明の目的は、ＣＰＵの介在を必要とせす
に他のＤＭＡコントローラと並列に動作できるようなり
ＭＡコントローラを提供することにある。
トローラが制御できる台数以上の周辺コントローラに対
してＩ） Ｍ Ａ転送を行う場合には、何等かの形でホ
ストＣｌ） Ｕの介在か必要となるなめ転送の効率か悪
くなるとともにホストＣＰＵの制御ブロクラムか複雑な
ものになるという問題かあった。このため各ペリフェラ
ルの独立な並列動作には甚だ不便てあった、 したがって本発明の目的は、ＣＰＵの介在を必要とせす
に他のＤＭＡコントローラと並列に動作できるようなり
ＭＡコントローラを提供することにある。
本発明のＤＭＡコントローラは、ＤＭＡに接続される各
周辺コントローラ間のＩ）ＭＡ要求にないする優先順位
の制御を行うだけでなく、ＤＭＡコン１〜ローラ間での
優先順位を自己が内蔵するレジスタの値に応じて判断す
ることを特徴とする。
周辺コントローラ間のＩ）ＭＡ要求にないする優先順位
の制御を行うだけでなく、ＤＭＡコン１〜ローラ間での
優先順位を自己が内蔵するレジスタの値に応じて判断す
ることを特徴とする。
すなわち本発明は、複数個の周辺コントローラをそれぞ
れごとに設けられた優先順位で制御するＤＭＡコントロ
ーラにおいて、ＤＭＡコントローラ間の優先順位を定め
るレジスタと、各ＤＭＡコントローラがＤＭＡ要求を受
け付けたことを示す出力信号を発生する手段と、互いの
出力信号によりＤＭＡコントローラ間の優先順位をレジ
スタの出力を用いて判断する判断回路とを有することを
特徴とするものである。
れごとに設けられた優先順位で制御するＤＭＡコントロ
ーラにおいて、ＤＭＡコントローラ間の優先順位を定め
るレジスタと、各ＤＭＡコントローラがＤＭＡ要求を受
け付けたことを示す出力信号を発生する手段と、互いの
出力信号によりＤＭＡコントローラ間の優先順位をレジ
スタの出力を用いて判断する判断回路とを有することを
特徴とするものである。
〔実施例〕
次に本発明をその実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例によるＤＭＡコントローラの
構成を示すブロック図である。第１図を参照すると本実
施例のＤＭＡコントローラは、自己のＤＭＡコントロー
ラへの書き込み／読みなし制御を行うとともにメモリや
周辺コントローラの書き込み／読みだし制御を行うＲ／
Ｗ制御回路１と、ＤＭＡを行う先頭番地や終了番地もし
くはデータ数を格納するためのアドレスレジスタ２と、
ＣＰＵからＤＭＡコントローラの状態を設定するための
コマンドレジスタ３と、ＣＰＵがＤＭＡコントローラの
状態を監視するためのステータスレジスタ４と、アドレ
スバッファ５と、データバッファ６と、ＤＭＡコントロ
ーラに接続される各周辺コン１〜ローラ間（各チャンネ
ル）のＤＭＡ要求にたいしてその優先順位の割付、制御
を行うとともにＣＰＵに対してＤＭＡ中のバス制御を行
うチャネルプライオリティ−制御回路７と、各ＤＭＡコ
ントローラ間のＤＭＡ動作の優先順位を制御する優先順
位判断回路８と、そのＤＭＡコントローラに割り付けら
れた優先順位を格納する優先順位レジスタ９と、他のＤ
ＭＡコントローラからのＤＭＡ要求受付信号を入力する
プライオリティ入力ボート１０と、内部データーバス１
１と、ＤＭＡ動作を許可するＤＭＡ許可信号出力線１２
と、各周辺コントローラからのＤＭＡ要求を受け付けた
ことを示すＤＭＡ要求受付信号出力線１３と、それぞれ
他のＤＭＡコントローラからのＤＭＡ要求受付信号（そ
れぞれｐＲｒｏ、Ｉ）ＲＩ １．ＰＨ１０）を受信する
端子１’４．１５および１６と、他のＤＭＡコントロー
ラへのＤＭＡ要求信号（ＤＭＢ）の出力端子１７と、ア
ドレスバスとの接続端子１８と、データバスとの接続端
子１つと、ＤＭＡコントローラを制御するＲＥＳＥＴ信
号、Ｃ８信号、Ｒ，ＥＡＤＹ信号およびＣＬＯＣＫ信号
の受信端子２０，２１．２２および２３と、ＭＥＭＲ信
号、ＭＥＭＷ信号、ＩＯＲ信号およびＩＯＷ信号をそれ
ぞれ出力する端子２４，２５．２６および２７と、ＤＭ
Ａ動作を制御するＤＲＱ信号、ＤＡＣＫ信号、ＨＲＱ信
号およびＨＬＤＡ信号の入力または出力端子２８，２９
．３０および３１とを含んで構成されている。ここでＤ
ＲＱ信号とＤＡＣＫ信号は制御可能な周辺コントローラ
の台数に応じて複数本の入力、出力信号となる（通常は
４本程度）。
構成を示すブロック図である。第１図を参照すると本実
施例のＤＭＡコントローラは、自己のＤＭＡコントロー
ラへの書き込み／読みなし制御を行うとともにメモリや
周辺コントローラの書き込み／読みだし制御を行うＲ／
Ｗ制御回路１と、ＤＭＡを行う先頭番地や終了番地もし
くはデータ数を格納するためのアドレスレジスタ２と、
ＣＰＵからＤＭＡコントローラの状態を設定するための
コマンドレジスタ３と、ＣＰＵがＤＭＡコントローラの
状態を監視するためのステータスレジスタ４と、アドレ
スバッファ５と、データバッファ６と、ＤＭＡコントロ
ーラに接続される各周辺コン１〜ローラ間（各チャンネ
ル）のＤＭＡ要求にたいしてその優先順位の割付、制御
を行うとともにＣＰＵに対してＤＭＡ中のバス制御を行
うチャネルプライオリティ−制御回路７と、各ＤＭＡコ
ントローラ間のＤＭＡ動作の優先順位を制御する優先順
位判断回路８と、そのＤＭＡコントローラに割り付けら
れた優先順位を格納する優先順位レジスタ９と、他のＤ
ＭＡコントローラからのＤＭＡ要求受付信号を入力する
プライオリティ入力ボート１０と、内部データーバス１
１と、ＤＭＡ動作を許可するＤＭＡ許可信号出力線１２
と、各周辺コントローラからのＤＭＡ要求を受け付けた
ことを示すＤＭＡ要求受付信号出力線１３と、それぞれ
他のＤＭＡコントローラからのＤＭＡ要求受付信号（そ
れぞれｐＲｒｏ、Ｉ）ＲＩ １．ＰＨ１０）を受信する
端子１’４．１５および１６と、他のＤＭＡコントロー
ラへのＤＭＡ要求信号（ＤＭＢ）の出力端子１７と、ア
ドレスバスとの接続端子１８と、データバスとの接続端
子１つと、ＤＭＡコントローラを制御するＲＥＳＥＴ信
号、Ｃ８信号、Ｒ，ＥＡＤＹ信号およびＣＬＯＣＫ信号
の受信端子２０，２１．２２および２３と、ＭＥＭＲ信
号、ＭＥＭＷ信号、ＩＯＲ信号およびＩＯＷ信号をそれ
ぞれ出力する端子２４，２５．２６および２７と、ＤＭ
Ａ動作を制御するＤＲＱ信号、ＤＡＣＫ信号、ＨＲＱ信
号およびＨＬＤＡ信号の入力または出力端子２８，２９
．３０および３１とを含んで構成されている。ここでＤ
ＲＱ信号とＤＡＣＫ信号は制御可能な周辺コントローラ
の台数に応じて複数本の入力、出力信号となる（通常は
４本程度）。
第２図は第１図の回路の中で特に本発明に関係する部分
を抽出して内部回路と共に示したもので、各ブロックと
信号の参照数字と符号は第１図に対応する。
を抽出して内部回路と共に示したもので、各ブロックと
信号の参照数字と符号は第１図に対応する。
まず、第１図を用いて通常のＤＭＡ動作について説明を
おこなう。ＤＭＡ動作にあたって、最初にＣＰＵからコ
マンドレジスタ３へＤＭＡコントローラへのコマンドが
書き込まれ、ＤＭＡ転送を行う周辺コントローラに割当
られるＤＭＡチャンネルに対してのＤＭＡ転送の開始ア
ドレス、終了アドレス等がアドレスレジスタ２に設定さ
れる。
おこなう。ＤＭＡ動作にあたって、最初にＣＰＵからコ
マンドレジスタ３へＤＭＡコントローラへのコマンドが
書き込まれ、ＤＭＡ転送を行う周辺コントローラに割当
られるＤＭＡチャンネルに対してのＤＭＡ転送の開始ア
ドレス、終了アドレス等がアドレスレジスタ２に設定さ
れる。
そして、周辺コントローラからのＤＲＱ信号を端子２８
に受け付けると、まずＣＰ ｔＪに対して、端子３０か
らＨＲＱ信号をアクティブとして、バスラインの使用許
可を要求する。さらに、端子３１にＨＬ Ｄ Ａ信号に
よって、ＣＰＵからの許可を受けると、周辺コントロー
ラに対して、Ｄ Ａ ＣＫ信号を端子２９から返し、同
時にデータの書き込み／読みだしの方向により、周辺コ
ントローラには端子２６．２７から書き込み／読み出し
信号■○Ｒ，／Ｉ○Ｗをアクティブにし、メモリに対し
ては端子２４．２５からメモリ書き込み／読み出し信号
Ｍ Ｅ Ｍ Ｒ，／ Ｍ Ｅ Ｍ Ｗをアクティブとす
る。そして、アドレスレジスタ２内の開始アドレスバス
をアドレスバス端子１８から出力し、端子２８へのＤＲ
Ｑ信号がアクティブとなるデータ転送の要求のたびにＣ
ＰＵにバスを確認し、アドレスレジスタ２に書き込まれ
た最終アドレスに達するまで転送を繰り返す。またチャ
ネル間ては同時に要求信号がアクティブになっている場
合は、優先順位の高いチャネルに対して、ＤＡＣＫ信号
を返し、優先順位の低いチャネルに対しては上位のデー
タ転する。優先順位レジスタ９の内容は２ビツトＱＩ
Ｑ２とし、その保持する２ピツＩ〜のデータに対応す
るプライオリティ順位と他のＤＭＡコンｌ−ローラから
ノＩ） Ｍ Ａ要求受付信号Ｉ）ＲＴＯ，ＰＲｌｌ
ＰＲＩ２に対するプライオリティ人カポ−１−１０にお
ける優先順位を下表のとおりとする。
に受け付けると、まずＣＰ ｔＪに対して、端子３０か
らＨＲＱ信号をアクティブとして、バスラインの使用許
可を要求する。さらに、端子３１にＨＬ Ｄ Ａ信号に
よって、ＣＰＵからの許可を受けると、周辺コントロー
ラに対して、Ｄ Ａ ＣＫ信号を端子２９から返し、同
時にデータの書き込み／読みだしの方向により、周辺コ
ントローラには端子２６．２７から書き込み／読み出し
信号■○Ｒ，／Ｉ○Ｗをアクティブにし、メモリに対し
ては端子２４．２５からメモリ書き込み／読み出し信号
Ｍ Ｅ Ｍ Ｒ，／ Ｍ Ｅ Ｍ Ｗをアクティブとす
る。そして、アドレスレジスタ２内の開始アドレスバス
をアドレスバス端子１８から出力し、端子２８へのＤＲ
Ｑ信号がアクティブとなるデータ転送の要求のたびにＣ
ＰＵにバスを確認し、アドレスレジスタ２に書き込まれ
た最終アドレスに達するまで転送を繰り返す。またチャ
ネル間ては同時に要求信号がアクティブになっている場
合は、優先順位の高いチャネルに対して、ＤＡＣＫ信号
を返し、優先順位の低いチャネルに対しては上位のデー
タ転する。優先順位レジスタ９の内容は２ビツトＱＩ
Ｑ２とし、その保持する２ピツＩ〜のデータに対応す
るプライオリティ順位と他のＤＭＡコンｌ−ローラから
ノＩ） Ｍ Ａ要求受付信号Ｉ）ＲＴＯ，ＰＲｌｌ
ＰＲＩ２に対するプライオリティ人カポ−１−１０にお
ける優先順位を下表のとおりとする。
たとえは、優先順位レジスタ９に＜Ｑｌ、Ｑ２）＝（０
，０）と書き込まれていた場合には、本デバイス（ＤＭ
Ａコントローラ）の優先順位が最も高く、端子１４に接
続されるコントローラ（ＰＲＩＯを出力する）か２番で
、端子１５のＰＲＩＩか３番、端子１６のＰＲＩ２が４
番となる。また、優先順位レジスタ９に（１，１）と書
き込まれている場合は最も優先順位か低く４番目となる
。
，０）と書き込まれていた場合には、本デバイス（ＤＭ
Ａコントローラ）の優先順位が最も高く、端子１４に接
続されるコントローラ（ＰＲＩＯを出力する）か２番で
、端子１５のＰＲＩＩか３番、端子１６のＰＲＩ２が４
番となる。また、優先順位レジスタ９に（１，１）と書
き込まれている場合は最も優先順位か低く４番目となる
。
いま優先順位レジスタ９に（０，１）と書き込まれてい
るとすると、優先順位２で動作することとなる、そして
、ＤＭＡ要求（端子２８へのＤＲＱ信号〉かアクティブ
となるとまず出力線１３におけるＤＭＡ要求受付信号が
アクティブとなり、外部への出力端子１７においてＤＭ
Ｂ信号をアクティブとするとともに優先順位判断回路８
において他のＤＭＡコントローラからの要求信号かある
かないかをチエツクする。その時にたとえはＰＲ■０信
号がアクティブであるとすると、自分よりも優先順位が
高いため、第２図に示す優先順位判断回路８内の論理回
路の組合せによって、出力線１２上でのＤＭＡ許可信号
かアクティブとならず、ＰＲＩＯ信号がインアクティブ
（ＤＭＡ動作の終了）となるまで保留状態となる。そし
て再度チエツクを行った状態でＰＲＩＯかインアクティ
ブとなっていると、出力線１２」−てＤＭＡ許可信号が
アクティブとなり、先と同様にＣＰＵに対してト（ＲＱ
倍信号アクティブとし、ＨＬ Ｄ Ａ信号を受け付けて
、Ｄ Ｍ Ａ動作を開始することとなる。
るとすると、優先順位２で動作することとなる、そして
、ＤＭＡ要求（端子２８へのＤＲＱ信号〉かアクティブ
となるとまず出力線１３におけるＤＭＡ要求受付信号が
アクティブとなり、外部への出力端子１７においてＤＭ
Ｂ信号をアクティブとするとともに優先順位判断回路８
において他のＤＭＡコントローラからの要求信号かある
かないかをチエツクする。その時にたとえはＰＲ■０信
号がアクティブであるとすると、自分よりも優先順位が
高いため、第２図に示す優先順位判断回路８内の論理回
路の組合せによって、出力線１２上でのＤＭＡ許可信号
かアクティブとならず、ＰＲＩＯ信号がインアクティブ
（ＤＭＡ動作の終了）となるまで保留状態となる。そし
て再度チエツクを行った状態でＰＲＩＯかインアクティ
ブとなっていると、出力線１２」−てＤＭＡ許可信号が
アクティブとなり、先と同様にＣＰＵに対してト（ＲＱ
倍信号アクティブとし、ＨＬ Ｄ Ａ信号を受け付けて
、Ｄ Ｍ Ａ動作を開始することとなる。
一方、ＰＲＩＯ信号がノンアクティブでＰＲＩ］信号か
アクティブとなっている場合には、本デバイスの優先順
位のほうが高いため、ＤＭＡ要求受付信号かアクティブ
となった時点でＤＭＢ信号を出力端子１７に出力すると
ともに、優先順位判断回路８はＤＭＡ許可信号を出力線
１２上てアクティブとする。そしてＣＰＵに対して、バ
スの許可を貰いＤＭＡデータ転送を開始する。
アクティブとなっている場合には、本デバイスの優先順
位のほうが高いため、ＤＭＡ要求受付信号かアクティブ
となった時点でＤＭＢ信号を出力端子１７に出力すると
ともに、優先順位判断回路８はＤＭＡ許可信号を出力線
１２上てアクティブとする。そしてＣＰＵに対して、バ
スの許可を貰いＤＭＡデータ転送を開始する。
以上説明したように本発明によれば、ＤＭＡコントロー
ラ間を接続するとともにそれぞれのコントローラ内の書
換え可能なレジスタに順位を割付けることにより、複数
個のＤＭＡコン１ヘローラの並列動作かり能となる。従
って、ＣＰ Ｕか介在することなく Ｉ） Ｍ Ａコン
トローラ間の優先順位で動作か可能となり、多数の周辺
コンｌ−ローラを制御する場合てもシステムの効率か下
からないという効果が得られる。
ラ間を接続するとともにそれぞれのコントローラ内の書
換え可能なレジスタに順位を割付けることにより、複数
個のＤＭＡコン１ヘローラの並列動作かり能となる。従
って、ＣＰ Ｕか介在することなく Ｉ） Ｍ Ａコン
トローラ間の優先順位で動作か可能となり、多数の周辺
コンｌ−ローラを制御する場合てもシステムの効率か下
からないという効果が得られる。
第１図は本発明の一実施例によるＤＭＡコントローラの
構成を示すブロック図、第２図は第１図内の一部のブロ
ックの回路図である。 図において、１はＲ／Ｗ制御回路、２はアドレスレジス
タ、３はコマンドレジスタ、４はステータスレジスタ、
５はアドレスバッファ、６はデーターバッファ、７はチ
ャネルプライオリティ−制御回路、８は優先順位判断回
路、９は優先順位レジスタ、１０はプライオリティ入力
ボート、１１は内部データバス、１２はＤＭＡ許可信号
出力線、１３はＤＭＡ要求受付信号出力線、１４，１５
．１６はＤＭＡ要求受付信号（ＰＲＩＯ，ＰＲＩＩ、Ｐ
ＲＩ２）の受信端子、１７はＤＭＡ要求信号（ＤＭＢ）
の出力端子、１８はアドレスバス、１９はデーターバス
、２０，２１，２２．２３はＤＭＡコントローラを制御
する制御信号（ＲＥＳＥＴ、Ｃ８，ＲＥＡＤＹ、ＣＬＯ
ＣＫ信号）の入力端子、２４，２５，２６．２７はメモ
リの読み出し／書き込み指示信号ＭＥＭＲ，ＭＥＭＷお
よび周辺コントローラへの読み出し／書き込み信号ｌ０
Ｒ１ＩＯＷ）用の端子、２８，２９，３０．３１はＤＭ
Ａ動作を制御する制御信号（ＤＲＱ、ＤＡＣＫ、ＨＲ（
ｌ ＨＬＤＡ信号）用の端子である。
構成を示すブロック図、第２図は第１図内の一部のブロ
ックの回路図である。 図において、１はＲ／Ｗ制御回路、２はアドレスレジス
タ、３はコマンドレジスタ、４はステータスレジスタ、
５はアドレスバッファ、６はデーターバッファ、７はチ
ャネルプライオリティ−制御回路、８は優先順位判断回
路、９は優先順位レジスタ、１０はプライオリティ入力
ボート、１１は内部データバス、１２はＤＭＡ許可信号
出力線、１３はＤＭＡ要求受付信号出力線、１４，１５
．１６はＤＭＡ要求受付信号（ＰＲＩＯ，ＰＲＩＩ、Ｐ
ＲＩ２）の受信端子、１７はＤＭＡ要求信号（ＤＭＢ）
の出力端子、１８はアドレスバス、１９はデーターバス
、２０，２１，２２．２３はＤＭＡコントローラを制御
する制御信号（ＲＥＳＥＴ、Ｃ８，ＲＥＡＤＹ、ＣＬＯ
ＣＫ信号）の入力端子、２４，２５，２６．２７はメモ
リの読み出し／書き込み指示信号ＭＥＭＲ，ＭＥＭＷお
よび周辺コントローラへの読み出し／書き込み信号ｌ０
Ｒ１ＩＯＷ）用の端子、２８，２９，３０．３１はＤＭ
Ａ動作を制御する制御信号（ＤＲＱ、ＤＡＣＫ、ＨＲ（
ｌ ＨＬＤＡ信号）用の端子である。
Claims (1)
- 複数個のＤＭＡコントローラ間の優先順位を定めるレジ
スタと、ＤＭＡ要求を受け付けたことを示す出力信号を
発生する手段と、前記出力信号と他方のＤＭＡコントロ
ーラの出力信号とにより他方のＤＭＡコントローラとの
間の優先順位を前記レジスタの出力を用いて判断する判
断回路とを設けたことを特徴とするＤＭＡコントローラ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16018590A JPH0449460A (ja) | 1990-06-19 | 1990-06-19 | Ｄｍａコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16018590A JPH0449460A (ja) | 1990-06-19 | 1990-06-19 | Ｄｍａコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449460A true JPH0449460A (ja) | 1992-02-18 |
Family
ID=15709664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16018590A Pending JPH0449460A (ja) | 1990-06-19 | 1990-06-19 | Ｄｍａコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449460A (ja) |
-
1990
- 1990-06-19 JP JP16018590A patent/JPH0449460A/ja active Pending
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