JPH0450748B2 - - Google Patents
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- JPH0450748B2 JPH0450748B2 JP58020032A JP2003283A JPH0450748B2 JP H0450748 B2 JPH0450748 B2 JP H0450748B2 JP 58020032 A JP58020032 A JP 58020032A JP 2003283 A JP2003283 A JP 2003283A JP H0450748 B2 JPH0450748 B2 JP H0450748B2
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- JP
- Japan
- Prior art keywords
- film
- region
- sio
- active region
- semiconductor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特に
IC，LSIなどの素子間分離技術を改良した製造方
法に係る。
IC，LSIなどの素子間分離技術を改良した製造方
法に係る。
従来例の構成とその問題点
従来、半導体装置特にMOSLSIの製造工程で
の素子間分離方法としては選択酸化法が一般的に
用いられている。この方法をｎ−チヤンネル
MOSLSIを例にして以下に説明する。
の素子間分離方法としては選択酸化法が一般的に
用いられている。この方法をｎ−チヤンネル
MOSLSIを例にして以下に説明する。
まず、第１図ａに示す如く（100）結晶面をも
つＰ型Si基板１上にSiO2膜２を熱酸化により成
長させ、更にこのSiO2膜２上にSi3N4膜３を堆積
する。つづいて写真蝕刻法により活性領域形成部
にレジスト膜４を形成し、これをマスクとして活
性領域部以外のSi3N4膜３をエツチング除去しSi3
N4膜３のパターン３′を形成する。その後、例え
ばボロンのイオン注入を行なつてフイールド部に
チヤンネルストツパ領域としてのp+領域５を形
成する（同図ｂ）。レジスト膜４を除去後Si3N4
膜パターン３′をマスクとして周知の選択酸化法
にしたがつてウエツト酸化を施し選択的に厚いフ
イールド酸化膜６を成長させる（同図ｃ）。ひき
つづきSi3N4膜パターン３′およびSiO2膜２をエ
ツチング除去してフイールド酸化膜６で分離され
た活性領域７を形成する（同図ｄ）。次いで第１
図ｅに示す如く活性領域７にゲート酸化膜８を介
して多結晶シリコンからなるゲート電極９を形成
した後、セルフアライン法によつて例えば砒素を
拡散してソース、ドレインとしてのn+領域１０，
１１を形成する。最後に層間絶縁膜としての
SiO2膜１２をたとえばCVDにより堆積し、n+領
域１０，１１およびゲート電極９に対応する
SiO2膜１２部分にコンタクトホール１３を開孔
した後、Ａ配線１４を形成してｎチヤンネル
MOS素子を製造する（同図ｆ）。
つＰ型Si基板１上にSiO2膜２を熱酸化により成
長させ、更にこのSiO2膜２上にSi3N4膜３を堆積
する。つづいて写真蝕刻法により活性領域形成部
にレジスト膜４を形成し、これをマスクとして活
性領域部以外のSi3N4膜３をエツチング除去しSi3
N4膜３のパターン３′を形成する。その後、例え
ばボロンのイオン注入を行なつてフイールド部に
チヤンネルストツパ領域としてのp+領域５を形
成する（同図ｂ）。レジスト膜４を除去後Si3N4
膜パターン３′をマスクとして周知の選択酸化法
にしたがつてウエツト酸化を施し選択的に厚いフ
イールド酸化膜６を成長させる（同図ｃ）。ひき
つづきSi3N4膜パターン３′およびSiO2膜２をエ
ツチング除去してフイールド酸化膜６で分離され
た活性領域７を形成する（同図ｄ）。次いで第１
図ｅに示す如く活性領域７にゲート酸化膜８を介
して多結晶シリコンからなるゲート電極９を形成
した後、セルフアライン法によつて例えば砒素を
拡散してソース、ドレインとしてのn+領域１０，
１１を形成する。最後に層間絶縁膜としての
SiO2膜１２をたとえばCVDにより堆積し、n+領
域１０，１１およびゲート電極９に対応する
SiO2膜１２部分にコンタクトホール１３を開孔
した後、Ａ配線１４を形成してｎチヤンネル
MOS素子を製造する（同図ｆ）。
しかしながら上述の従来方法では次に示すよう
な種々の問題点があつた。第２図は、前記第１図
ｃに示すSi3N4膜パターン３′をマスクにしてフ
イルード酸化膜６を形成した時の断面構造を詳し
く描いたものである。一般に選択酸化法ではフイ
ールド酸化膜６がＦ領域分だけ広がりをもち、
Si3N4膜パターン３′の下の領域に喰い込んで成
長することが知られている（第２図Ｆ領域）。こ
れはフイールド酸化中に酸化剤がSi3N4膜パター
ン３′下の薄いSiO2膜２を通して拡散していくた
めに酸化膜が形成される部分Ｄ、いわゆるバーズ
ビークとフイールド酸化膜６の厚い部分が横方向
にもぐり込んだ部分Ｅとからなる。前記Ｆ領域の
長さは、たとえばSi3N4膜パターン３′の厚さが
1200A、その下のSiO2膜２が500Aの条件で1μm
の膜厚のフイールド酸化膜６を成長させた場合、
約1μmに達する。このためフイールド領域の幅Ｃ
は二つのSi3N4膜パターン３′間の距離Ａを2μm
とすると、前記Ｆ領域が1μmであるから、4μm以
下に小さくできずLSI素子の高集積化にとつて大
きな妨げとなる。このようなことから最近、Si3
N4膜パターン３′の膜厚を厚くし、この下のSiO2
膜２を薄くしてバーズビークを抑制する方法が試
みられている。これは、Si3N4膜厚を厚くするこ
とによつてSi3N4膜端部が屈曲しにくくなり、こ
れによりバーズビークが小さくなるものである。
また、Si3N4膜下のSiO2膜厚を薄くすることによ
りSiO2断面積を小さくし酸化剤の横方向への拡
散をおさえたものである。しかし、前者ではフイ
ールド端部におけるSi3N4膜にクラツクが生じ、
後者では活性領域の周辺を中心にSi基板表面にス
トレスが加わり転位の発生があるなどの問題があ
つた。また、チヤンネルストツパ用にイオン注入
したボロンがフイールド酸化中に横方向に再拡散
して第３図ａに示す如く活性領域７の一部がp+
領域５となり実効的な活性領域がＧの幅からＨの
幅まで狭くなつてしまう。この結果トランジスタ
の電流が減少したり、しきい値電圧が上つてしま
うなどのナロウチヤンネル効果が生じ、この効果
は素子の微細化と共に問題となる。しかもp+領
域５が横方向に広がることにより第３図ｂの如く
活性領域７におけるn+領域１１とp+領域５の接
合部が広くなり、n+領域１１と基板１間の浮遊
キヤパシタが大きくなる。この浮遊キヤパシタは
素子が小さくなるに従い無視できなくなる。
な種々の問題点があつた。第２図は、前記第１図
ｃに示すSi3N4膜パターン３′をマスクにしてフ
イルード酸化膜６を形成した時の断面構造を詳し
く描いたものである。一般に選択酸化法ではフイ
ールド酸化膜６がＦ領域分だけ広がりをもち、
Si3N4膜パターン３′の下の領域に喰い込んで成
長することが知られている（第２図Ｆ領域）。こ
れはフイールド酸化中に酸化剤がSi3N4膜パター
ン３′下の薄いSiO2膜２を通して拡散していくた
めに酸化膜が形成される部分Ｄ、いわゆるバーズ
ビークとフイールド酸化膜６の厚い部分が横方向
にもぐり込んだ部分Ｅとからなる。前記Ｆ領域の
長さは、たとえばSi3N4膜パターン３′の厚さが
1200A、その下のSiO2膜２が500Aの条件で1μm
の膜厚のフイールド酸化膜６を成長させた場合、
約1μmに達する。このためフイールド領域の幅Ｃ
は二つのSi3N4膜パターン３′間の距離Ａを2μm
とすると、前記Ｆ領域が1μmであるから、4μm以
下に小さくできずLSI素子の高集積化にとつて大
きな妨げとなる。このようなことから最近、Si3
N4膜パターン３′の膜厚を厚くし、この下のSiO2
膜２を薄くしてバーズビークを抑制する方法が試
みられている。これは、Si3N4膜厚を厚くするこ
とによつてSi3N4膜端部が屈曲しにくくなり、こ
れによりバーズビークが小さくなるものである。
また、Si3N4膜下のSiO2膜厚を薄くすることによ
りSiO2断面積を小さくし酸化剤の横方向への拡
散をおさえたものである。しかし、前者ではフイ
ールド端部におけるSi3N4膜にクラツクが生じ、
後者では活性領域の周辺を中心にSi基板表面にス
トレスが加わり転位の発生があるなどの問題があ
つた。また、チヤンネルストツパ用にイオン注入
したボロンがフイールド酸化中に横方向に再拡散
して第３図ａに示す如く活性領域７の一部がp+
領域５となり実効的な活性領域がＧの幅からＨの
幅まで狭くなつてしまう。この結果トランジスタ
の電流が減少したり、しきい値電圧が上つてしま
うなどのナロウチヤンネル効果が生じ、この効果
は素子の微細化と共に問題となる。しかもp+領
域５が横方向に広がることにより第３図ｂの如く
活性領域７におけるn+領域１１とp+領域５の接
合部が広くなり、n+領域１１と基板１間の浮遊
キヤパシタが大きくなる。この浮遊キヤパシタは
素子が小さくなるに従い無視できなくなる。
発明の目的
本発明は上述の従来例にみられた問題点を解消
するものであり、選択酸化法による喰い込みを抑
制することのできる半導体装置の製造方法を提供
するものである。
するものであり、選択酸化法による喰い込みを抑
制することのできる半導体装置の製造方法を提供
するものである。
発明の構成
本発明は、要約すると、半導体基板表面に第一
の絶縁膜を形成し、前記第一の絶縁膜上の所定の
領域に窒化硅素膜を選択形成する工程と、全面に
多結晶半導体膜を少なくとも前記窒化硅素膜と同
等以上の厚さに形成する工程と、前記多結晶半導
体膜上から前記半導体基板に選択的に前記半導体
基板と同一導電形の不純物イオンを注入する工程
と、前記多結晶半導体膜および前記半導体基板の
一部表面を酸素もしくは水蒸気雰囲気中で酸化膜
に変換し、第二の絶縁膜を形成する工程とを備え
た半導体装置の製造方法である。すなわち、本発
明は活性領域の窒化硅素膜パターンを含めた表面
全体に多結晶半導体を形成することにより実効活
性領域幅を見かけ活性領域幅まで拡大し、この凸
部をマスクとしイオン注入によりチヤンネルスト
ツパ領域を実効活性領域幅に対しオフセツトの形
で形成したのち、多結晶半導体膜およびフイール
ド領域の半導体基板を一挙に酸化し、フイールド
酸化膜を形成するものである。
の絶縁膜を形成し、前記第一の絶縁膜上の所定の
領域に窒化硅素膜を選択形成する工程と、全面に
多結晶半導体膜を少なくとも前記窒化硅素膜と同
等以上の厚さに形成する工程と、前記多結晶半導
体膜上から前記半導体基板に選択的に前記半導体
基板と同一導電形の不純物イオンを注入する工程
と、前記多結晶半導体膜および前記半導体基板の
一部表面を酸素もしくは水蒸気雰囲気中で酸化膜
に変換し、第二の絶縁膜を形成する工程とを備え
た半導体装置の製造方法である。すなわち、本発
明は活性領域の窒化硅素膜パターンを含めた表面
全体に多結晶半導体を形成することにより実効活
性領域幅を見かけ活性領域幅まで拡大し、この凸
部をマスクとしイオン注入によりチヤンネルスト
ツパ領域を実効活性領域幅に対しオフセツトの形
で形成したのち、多結晶半導体膜およびフイール
ド領域の半導体基板を一挙に酸化し、フイールド
酸化膜を形成するものである。
実施例の説明
以下、ｎチヤンネルMOSLSIの製造方法を例
にあげて本発明を詳細に説明する。
にあげて本発明を詳細に説明する。
まず第４図ａに示す如く（100）結晶面をもつ
ｐ型Si基板１上にSiO2膜２を熱酸化により成長
させ更に、このSiO2膜２上にSi3N4膜３を堆積す
る。つづいて、第４図ｂのように写真蝕刻法によ
り活性領域部にレジスト膜４を形成し、これをマ
スクとして活性領域以外のSi3N4膜をエツチング
除去してSi3N4膜パターン３′を形成する。レジ
スト膜４を除去後、第４図ｃのように多結晶シリ
コン１５を表面全体に形成する。このときの多結
晶シリコン１５の厚さは、後述のオフセツト域が
十分確保されるようにするために、Si3N4膜３の
厚さと同等もしくはそれ以上が好ましい。つづい
てボロンのイオン注入を全面に行なつてフイール
ド部分にチヤンネルストツパ領域としてのp+領
域１６を形成する。注入条件としては活性領域に
は注入されずフイールド領域にのみ注入される条
件とする。これにより、オフセツト域をもつてチ
ヤンネルストツパの注入が行なわれる。すなわち
従来方法では第１図ｂに示す如くチヤンネルスト
ツパ領域５が活性領域のSi3N4膜パターンのセル
フアライン法注入により活性領域と隣接してい
た。しかし本発明は第４図ｃに示すように多結晶
シリコン１５を形成することによりSi3N4膜パタ
ーン３′による活性領域幅Ｈが拡大されＩの幅と
なる。このため拡大された活性領域幅の片側部分
Ｊ，Ｋも多結晶シリコン１５が厚く形成され、ほ
ぼ第４図ｃに示したＬと同等の膜厚となる。した
がつてチヤンネルストツパ用注入も活性領域拡大
部分Ｊ，Ｋには入らず、いわゆるオフセツトで形
成される。次にフイールド領域の酸化膜を適当に
するために多結晶シリコン１５をリアクテイブイ
オンエツチング等の異方性エツチング方法を用い
てエツチングを行ない、この膜を完全にエツチン
グ除去せず、第４図ｄのように、約500Å程度残
す。この時、前記第４図ｃ中に示すように、活性
領域拡大部分Ｊ，Ｋでの多結晶シリコン膜厚Ｌが
その他の多結晶シリコン膜厚ＭよりSi3N4膜パタ
ーン３′の膜厚分だけ厚くなる。このため異方性
エツチングにより多結晶シリコン１５をエツチン
グした場合、活性領域拡大部分Ｊ，Ｋの多結晶シ
リコンには、Si3N4膜パターン３′の膜厚分と残
した500Å分の多結晶シリコンの膜厚とを加えた
部分が残る。ついで第４図ｅのようにSi3N4膜パ
ターン３′をマスクとしてウエツト酸化を施し選
択的に厚いフイールド酸化膜１８を成長させる。
この時同図ｄで、窒化硅素膜パターン３′端部に
多結晶シリコンの傾斜部１７ががあるためSi3N4
膜パターン３′下に酸化が進行するには時間を要
する。すなわち第４図ｄの要部拡大図である第５
図においてａ−a′からｂ−b′の方向に酸化が進行
するが、ここで同図中のと′を同一距離とす
ると、SiO2膜２に酸化剤（酸素原子）が到達す
る時間は、点ｃと点ｄとでは異なり、ａ−a′から
ｂ−b′の間の多結晶シリコン１５の酸化時間分だ
け点ｄに酸化剤の到達する時間がおくれることに
なる。したがつて、酸化剤は従来方法よりはSi3
N4膜パターン３′下の薄いSiO2膜２を通して拡散
していくために時間を要し、したがつてバーズビ
ークの発生程度は小さくなる。また、Si3N4膜パ
ターン３′上にも多結晶シリコン１５が少し残つ
ているため、これが酸化されSi3N4膜パターン
３′の端部をおさえる働きをし、さらにバーズビ
ークの発生を低減させる。次にフイールド酸化
後、活性領域上の薄いSiO2膜１８′をエツチング
除去し、その後Si3N4膜パターン３′をエツチン
グ除去する。次にSi3N4膜パターン３′下の薄い
SiO2膜２をエツチング除去し、その後フイール
ド領域で分離された活性領域にMOS、バイポー
ラ等の能動素子を形成して半導体装置を製造す
る。
ｐ型Si基板１上にSiO2膜２を熱酸化により成長
させ更に、このSiO2膜２上にSi3N4膜３を堆積す
る。つづいて、第４図ｂのように写真蝕刻法によ
り活性領域部にレジスト膜４を形成し、これをマ
スクとして活性領域以外のSi3N4膜をエツチング
除去してSi3N4膜パターン３′を形成する。レジ
スト膜４を除去後、第４図ｃのように多結晶シリ
コン１５を表面全体に形成する。このときの多結
晶シリコン１５の厚さは、後述のオフセツト域が
十分確保されるようにするために、Si3N4膜３の
厚さと同等もしくはそれ以上が好ましい。つづい
てボロンのイオン注入を全面に行なつてフイール
ド部分にチヤンネルストツパ領域としてのp+領
域１６を形成する。注入条件としては活性領域に
は注入されずフイールド領域にのみ注入される条
件とする。これにより、オフセツト域をもつてチ
ヤンネルストツパの注入が行なわれる。すなわち
従来方法では第１図ｂに示す如くチヤンネルスト
ツパ領域５が活性領域のSi3N4膜パターンのセル
フアライン法注入により活性領域と隣接してい
た。しかし本発明は第４図ｃに示すように多結晶
シリコン１５を形成することによりSi3N4膜パタ
ーン３′による活性領域幅Ｈが拡大されＩの幅と
なる。このため拡大された活性領域幅の片側部分
Ｊ，Ｋも多結晶シリコン１５が厚く形成され、ほ
ぼ第４図ｃに示したＬと同等の膜厚となる。した
がつてチヤンネルストツパ用注入も活性領域拡大
部分Ｊ，Ｋには入らず、いわゆるオフセツトで形
成される。次にフイールド領域の酸化膜を適当に
するために多結晶シリコン１５をリアクテイブイ
オンエツチング等の異方性エツチング方法を用い
てエツチングを行ない、この膜を完全にエツチン
グ除去せず、第４図ｄのように、約500Å程度残
す。この時、前記第４図ｃ中に示すように、活性
領域拡大部分Ｊ，Ｋでの多結晶シリコン膜厚Ｌが
その他の多結晶シリコン膜厚ＭよりSi3N4膜パタ
ーン３′の膜厚分だけ厚くなる。このため異方性
エツチングにより多結晶シリコン１５をエツチン
グした場合、活性領域拡大部分Ｊ，Ｋの多結晶シ
リコンには、Si3N4膜パターン３′の膜厚分と残
した500Å分の多結晶シリコンの膜厚とを加えた
部分が残る。ついで第４図ｅのようにSi3N4膜パ
ターン３′をマスクとしてウエツト酸化を施し選
択的に厚いフイールド酸化膜１８を成長させる。
この時同図ｄで、窒化硅素膜パターン３′端部に
多結晶シリコンの傾斜部１７ががあるためSi3N4
膜パターン３′下に酸化が進行するには時間を要
する。すなわち第４図ｄの要部拡大図である第５
図においてａ−a′からｂ−b′の方向に酸化が進行
するが、ここで同図中のと′を同一距離とす
ると、SiO2膜２に酸化剤（酸素原子）が到達す
る時間は、点ｃと点ｄとでは異なり、ａ−a′から
ｂ−b′の間の多結晶シリコン１５の酸化時間分だ
け点ｄに酸化剤の到達する時間がおくれることに
なる。したがつて、酸化剤は従来方法よりはSi3
N4膜パターン３′下の薄いSiO2膜２を通して拡散
していくために時間を要し、したがつてバーズビ
ークの発生程度は小さくなる。また、Si3N4膜パ
ターン３′上にも多結晶シリコン１５が少し残つ
ているため、これが酸化されSi3N4膜パターン
３′の端部をおさえる働きをし、さらにバーズビ
ークの発生を低減させる。次にフイールド酸化
後、活性領域上の薄いSiO2膜１８′をエツチング
除去し、その後Si3N4膜パターン３′をエツチン
グ除去する。次にSi3N4膜パターン３′下の薄い
SiO2膜２をエツチング除去し、その後フイール
ド領域で分離された活性領域にMOS、バイポー
ラ等の能動素子を形成して半導体装置を製造す
る。
発明の効果
以上のように本発明によれば、チヤンネルスト
ツパはオフセツト域をもたせて形成できるため従
来方法のような活性領域における拡散領域とチヤ
ンネルストツパ領域の接合部の広がりが低減でき
る。したがつてナロウチヤンネル効果と浮遊キヤ
パシタの抑制が可能となる。さらにバーズビーク
が少なくマスクに対し忠実度の高い微細な絶縁分
離領域を形成することができ高集積度の半導体装
置の製造に大きく寄与する。
ツパはオフセツト域をもたせて形成できるため従
来方法のような活性領域における拡散領域とチヤ
ンネルストツパ領域の接合部の広がりが低減でき
る。したがつてナロウチヤンネル効果と浮遊キヤ
パシタの抑制が可能となる。さらにバーズビーク
が少なくマスクに対し忠実度の高い微細な絶縁分
離領域を形成することができ高集積度の半導体装
置の製造に大きく寄与する。
第１図ａ〜ｆは従来の選択酸化法を用いたｎチ
ヤンネルMOSLSIの製造工程を示す構造断面図、
第２図は前記工程の選択酸化後の基板状態を示す
拡大断面図、第３図ａ，ｂは従来の選択酸化法に
よる問題点を説明するための断面図、第４図ａ〜
ｅは本発明の一実施例を説明するためのｎチヤン
ネルMOSLSIの製造工程を示す構造断面図、第
５図は本発明におけるフイールド酸化時の酸化剤
の拡散過程を説明する断面図である。 １……ｐ型シリコン基板、２……SiO2膜、３
……Si3N4膜、４……フオトレジスト、５……p+
領域（チヤンネルストツパ領域）、６……フイー
ルド領域（SiO2）、７……活性領域、８……ゲー
ト酸化膜、９……ゲート電極、１０，１１……
n+領域（ソースドレイン）、１２……CVDSiO2
膜、１３，１４……Ａ電極、１５……多結晶シ
リコン、１６……p+領域（チヤンネルストツパ
領域）、１８……フイールド領域（SiO2）、１
８′……シリコンナイトライドパターン上SiO2
膜。
ヤンネルMOSLSIの製造工程を示す構造断面図、
第２図は前記工程の選択酸化後の基板状態を示す
拡大断面図、第３図ａ，ｂは従来の選択酸化法に
よる問題点を説明するための断面図、第４図ａ〜
ｅは本発明の一実施例を説明するためのｎチヤン
ネルMOSLSIの製造工程を示す構造断面図、第
５図は本発明におけるフイールド酸化時の酸化剤
の拡散過程を説明する断面図である。 １……ｐ型シリコン基板、２……SiO2膜、３
……Si3N4膜、４……フオトレジスト、５……p+
領域（チヤンネルストツパ領域）、６……フイー
ルド領域（SiO2）、７……活性領域、８……ゲー
ト酸化膜、９……ゲート電極、１０，１１……
n+領域（ソースドレイン）、１２……CVDSiO2
膜、１３，１４……Ａ電極、１５……多結晶シ
リコン、１６……p+領域（チヤンネルストツパ
領域）、１８……フイールド領域（SiO2）、１
８′……シリコンナイトライドパターン上SiO2
膜。
Claims (1)
- １ 半導体基板表面に第一の絶縁膜を形成し、前
記第一の絶縁膜上の所定の領域に窒化硅素膜を選
択的に形成する工程と、全面に多結晶半導体膜を
少なくとも前記窒化硅素膜と同等以上の厚さに形
成する工程と、前記多結晶半導体膜上から前記半
導体基板に選択的に前記半導体基板と同一導電形
の不純物イオンを注入する工程と、前記多結晶半
導体膜および前記半導体基板の一部表面を酸素も
しくは水蒸気雰囲気中で酸化膜に変換し、第二の
絶縁膜を形成する工程とを備えたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020032A JPS59145539A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020032A JPS59145539A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59145539A JPS59145539A (ja) | 1984-08-21 |
| JPH0450748B2 true JPH0450748B2 (ja) | 1992-08-17 |
Family
ID=12015722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020032A Granted JPS59145539A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145539A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01283854A (ja) * | 1988-05-10 | 1989-11-15 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-02-09 JP JP58020032A patent/JPS59145539A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59145539A (ja) | 1984-08-21 |
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