JPS59145539A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59145539A JPS59145539A JP58020032A JP2003283A JPS59145539A JP S59145539 A JPS59145539 A JP S59145539A JP 58020032 A JP58020032 A JP 58020032A JP 2003283 A JP2003283 A JP 2003283A JP S59145539 A JPS59145539 A JP S59145539A
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- Japan
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特にＩＣ，’
ＬＳＩなどの素子間分離技術を改良した製造方法に係る
。
ＬＳＩなどの素子間分離技術を改良した製造方法に係る
。
従来例の構成とその問題点
従来、半導体装置特にＭＯ３ＬＳＩの製造工程での素子
間分離方法としては選択酸化法が一般的に用いられてい
る。この方法をｎ−チャンネルＭＯ８ＬＳＩを例にして
以下に説明する。
間分離方法としては選択酸化法が一般的に用いられてい
る。この方法をｎ−チャンネルＭＯ８ＬＳＩを例にして
以下に説明する。
まず、第１図（？Ｌ）に示す如く（１”ｏｏ）結晶面を
もつＰ型Ｓ１基板１−ヒにＳｉＯ２膜２を熱酸化により
成長させ、更にこのＳｉＯ２膜２上にＳｉ ３Ｎ ４膜
３を堆積する。つづいて写真蝕刻法により活性ユ頒域形
成部にレジスト膜４を形成し、これをマスクとして活性
領域部以外のＳｉ３Ｎ４膜３をエツチング除去し５１３
Ｎ４膜３のパターン３′を形成する。その後、例えばボ
ロンのイオン注入を行なってフィールド部にチャネルス
トッパー領域としてのｐ９域６を形成する（同図（ｂ）
）。レジスト膜４を除去後ｓｉ ３Ｎ ４膜パターン３
′をマスクとして周知の選択酸化法にしたがって→エツ
ト酸化を施し選択的に厚いフィールド酸化膜６を成長さ
せる（同図（ｃ） ） 。
もつＰ型Ｓ１基板１−ヒにＳｉＯ２膜２を熱酸化により
成長させ、更にこのＳｉＯ２膜２上にＳｉ ３Ｎ ４膜
３を堆積する。つづいて写真蝕刻法により活性ユ頒域形
成部にレジスト膜４を形成し、これをマスクとして活性
領域部以外のＳｉ３Ｎ４膜３をエツチング除去し５１３
Ｎ４膜３のパターン３′を形成する。その後、例えばボ
ロンのイオン注入を行なってフィールド部にチャネルス
トッパー領域としてのｐ９域６を形成する（同図（ｂ）
）。レジスト膜４を除去後ｓｉ ３Ｎ ４膜パターン３
′をマスクとして周知の選択酸化法にしたがって→エツ
ト酸化を施し選択的に厚いフィールド酸化膜６を成長さ
せる（同図（ｃ） ） 。
ひきつづき５１ｇＮ４膜パターン３′および５１０２膜
２をエツチング除去してフィールド酸化膜６で分離され
た活性惟域７を形成する（同図（ｄ））。次いで第１図
（ｅ）に示す如く活性領域アにゲート酸化膜８を介して
多結晶７りらコンからなるゲート電極９を形成した後、
セルファライン法によって例えば砒素を拡散してソース
、ドレインとしてのｎ領域１０．１１を形成する。最後
に層間絶縁膜としての５ｉ０２膜１２をたとえばＣｖＤ
により堆積し、ｎ領域１０．１１およびゲート電極９に
対応するＳｉＯ２膜１２膜外２部分タクトホール１３に
開孔した後−Ａβ配線１４を形成してｎチャネルＭＯＳ
素子を製造する（同図（０）。
２をエツチング除去してフィールド酸化膜６で分離され
た活性惟域７を形成する（同図（ｄ））。次いで第１図
（ｅ）に示す如く活性領域アにゲート酸化膜８を介して
多結晶７りらコンからなるゲート電極９を形成した後、
セルファライン法によって例えば砒素を拡散してソース
、ドレインとしてのｎ領域１０．１１を形成する。最後
に層間絶縁膜としての５ｉ０２膜１２をたとえばＣｖＤ
により堆積し、ｎ領域１０．１１およびゲート電極９に
対応するＳｉＯ２膜１２膜外２部分タクトホール１３に
開孔した後−Ａβ配線１４を形成してｎチャネルＭＯＳ
素子を製造する（同図（０）。
しかしながら上述の従来方法では次に示すような種々の
問題点があった。第２図は、前記第１図（Ｃ）に示ずＳ
ｉ３Ｎ４膜パターン３′をマスクにしてフィールド酸化
膜６を形成した時の断面構造を詳しく描いたものである
。一般に選択酸化法ではフィールド酸化膜６がＡ−Ｆの
分布９域をもち特に５ｉ３Ｎ４ｊハターン３′の下の領
域に喰い込んで成長することが知られている（第２図Ｆ
頭域）０これはフィールド酸化中に酸化剤がＳｉ３Ｎ４
膜パターン３′下の薄い５１０２膜２を通して拡散して
いくために酸化膜が形成される部分Ｄ、いわゆるバーズ
ビークとフィールド酸化膜６の厚い部分が横方向にもぐ
り込んだ部分Ｅとからなる。前記Ｆ領域の長さは、たと
えばＳｉ ３Ｎ ４ 膜パターン３′の厚さが１２０
０人、その下の８１０２膜２が６００人の条件で１μｍ
の膜厚のフィールド酸化膜６を成長させた場合−約１μ
ｍに達する。このためフィールド領域の幅Ｃは５ｉ５Ｎ
４ 膜パターン３′間の距離Ａを２μｍとすると、前
記Ｆ領域が１μｍであるから４μｍ以下に小さくできず
ＬＳＩ素子の高集積化にとって大きな妨げとなる。この
ようなことから最近、５ｉｘＮ４膜パターン３′の膜厚
を厚くし、この下の８１０２膜２を薄くしてバーズビー
クを抑制する方法が試みられている。これは、Ｓｉ、ｓ
Ｎ４膜厚を厚くすることによって８１３Ｎ ４膜端部が
屈曲しにくくなり、これによりバーズビークが小さくな
るものである。また、５１３Ｎ４膜下の５１０２膜厚を
薄くすることによりＳｉＯ２断面積を小さくし酸化剤の
横方向への拡散をおさえたものである。しかし。
問題点があった。第２図は、前記第１図（Ｃ）に示ずＳ
ｉ３Ｎ４膜パターン３′をマスクにしてフィールド酸化
膜６を形成した時の断面構造を詳しく描いたものである
。一般に選択酸化法ではフィールド酸化膜６がＡ−Ｆの
分布９域をもち特に５ｉ３Ｎ４ｊハターン３′の下の領
域に喰い込んで成長することが知られている（第２図Ｆ
頭域）０これはフィールド酸化中に酸化剤がＳｉ３Ｎ４
膜パターン３′下の薄い５１０２膜２を通して拡散して
いくために酸化膜が形成される部分Ｄ、いわゆるバーズ
ビークとフィールド酸化膜６の厚い部分が横方向にもぐ
り込んだ部分Ｅとからなる。前記Ｆ領域の長さは、たと
えばＳｉ ３Ｎ ４ 膜パターン３′の厚さが１２０
０人、その下の８１０２膜２が６００人の条件で１μｍ
の膜厚のフィールド酸化膜６を成長させた場合−約１μ
ｍに達する。このためフィールド領域の幅Ｃは５ｉ５Ｎ
４ 膜パターン３′間の距離Ａを２μｍとすると、前
記Ｆ領域が１μｍであるから４μｍ以下に小さくできず
ＬＳＩ素子の高集積化にとって大きな妨げとなる。この
ようなことから最近、５ｉｘＮ４膜パターン３′の膜厚
を厚くし、この下の８１０２膜２を薄くしてバーズビー
クを抑制する方法が試みられている。これは、Ｓｉ、ｓ
Ｎ４膜厚を厚くすることによって８１３Ｎ ４膜端部が
屈曲しにくくなり、これによりバーズビークが小さくな
るものである。また、５１３Ｎ４膜下の５１０２膜厚を
薄くすることによりＳｉＯ２断面積を小さくし酸化剤の
横方向への拡散をおさえたものである。しかし。
前者ではフィールド端部におけるｓｉ ５Ｎ ４ 膜の
クラックを生じ、後者では活性領域の周辺を中心にシリ
コン表面にストレスが加わり転位の発生があるなどの問
題があった。また、チャネルストッパー用にイオン注入
したボロンがフィールド酸化中に横方向に再拡散して第
３図（ａ）に示す如く活性領域７の一部かｐ領域６とな
り実効的な活性領域が０の幅からＨの幅まで狭くなって
しまう。この結果トランジスタの電流が減少したシ、シ
きい値電圧が上がってしまうなどのナロウヂャンネル効
果が生じ、この効果は素子の微細化と共に問題となる。
クラックを生じ、後者では活性領域の周辺を中心にシリ
コン表面にストレスが加わり転位の発生があるなどの問
題があった。また、チャネルストッパー用にイオン注入
したボロンがフィールド酸化中に横方向に再拡散して第
３図（ａ）に示す如く活性領域７の一部かｐ領域６とな
り実効的な活性領域が０の幅からＨの幅まで狭くなって
しまう。この結果トランジスタの電流が減少したシ、シ
きい値電圧が上がってしまうなどのナロウヂャンネル効
果が生じ、この効果は素子の微細化と共に問題となる。
しかもｐ領域６が横方向に広がることにより第３図（ｂ
）の如く活性領域７におけるｎ領域１１とｐ領域５の接
合部が広くなり、ｎ領域１０．１１と基板１間の浮遊キ
ャパノタが大きくなる。この浮遊キヤパンクは素子が小
さくなるに従い無視できなくなる。
）の如く活性領域７におけるｎ領域１１とｐ領域５の接
合部が広くなり、ｎ領域１０．１１と基板１間の浮遊キ
ャパノタが大きくなる。この浮遊キヤパンクは素子が小
さくなるに従い無視できなくなる。
発明の目的
本発明は上述の従来例にみられた問題点を解消するもの
であり、選択酸化法による喰い込みを抑制することので
きる半導体装置の製造方法を提供するものである。
であり、選択酸化法による喰い込みを抑制することので
きる半導体装置の製造方法を提供するものである。
発明の構成
本発明は、要約すると、半導体基板表面に第一の絶縁膜
を形成し、前記第一の絶縁膜上の所定の領域に窒化硅素
膜を選択形成する工程と、全面に多結晶半導体膜を少く
とも前記窒化硅素膜と同等以上の厚さに形成する工程と
、前記多結晶半導体膜上から前記半導体基板に選択的に
イオン注入する工程と、前記多結晶半導体膜および前記
半導体基板の一部表面を酸素もしくは水蒸気雰囲気中で
酸化膜に変腰し、第二の絶縁膜に形成する工程と窒化膜
を選択的に除去する工程とを備えた半導体装置の製造方
法である。すなわち、本発明は活性領域の窒化肢賓（膜
パターンを含めた表面全体に多結晶半導体を形成するこ
とにより実効活性領域幅を見かけ活性領域幅まで拡大し
、この凸部をマスクとしイオン注入によりチャネルスト
ッパー領域を実効活性領域幅に対しオフ七ントの形で形
成したのち、多結晶半導体膜およびフィールド領域の半
導体基板全−挙に酸化し、フィールド酸化膜を形成する
ものである。
を形成し、前記第一の絶縁膜上の所定の領域に窒化硅素
膜を選択形成する工程と、全面に多結晶半導体膜を少く
とも前記窒化硅素膜と同等以上の厚さに形成する工程と
、前記多結晶半導体膜上から前記半導体基板に選択的に
イオン注入する工程と、前記多結晶半導体膜および前記
半導体基板の一部表面を酸素もしくは水蒸気雰囲気中で
酸化膜に変腰し、第二の絶縁膜に形成する工程と窒化膜
を選択的に除去する工程とを備えた半導体装置の製造方
法である。すなわち、本発明は活性領域の窒化肢賓（膜
パターンを含めた表面全体に多結晶半導体を形成するこ
とにより実効活性領域幅を見かけ活性領域幅まで拡大し
、この凸部をマスクとしイオン注入によりチャネルスト
ッパー領域を実効活性領域幅に対しオフ七ントの形で形
成したのち、多結晶半導体膜およびフィールド領域の半
導体基板全−挙に酸化し、フィールド酸化膜を形成する
ものである。
実施例の説明
以下−〇チャネルＭＯ３ＬＳＩの製造方法を例にあげて
本発明の詳細な説明する。
本発明の詳細な説明する。
才ず第４図（ａ）に示す如（（１００）結晶面をもつｐ
型ｓｉ基叛１−ヒに５１０２膜２を熱酸化により成長さ
せ更に−この５１０２膜２上にＳｉ３Ｎ４膜３を堆積す
る。つづいて−第４図（ｂ）のように写真蝕刻法により
活性領域部にレジスト膜４を形成し−これをマスクとし
て活性領域以外の５１３Ｎ４ 膜をエツチング除去して
Ｓｉ ３Ｎ ４ 膜パターン３′を形成する。レジスト
膜４を除去後−第４図（Ｃ）のように多結晶シリコン１
６を表面全体に形成する。この、 ときの多結晶シリコ
ン１６の厚さは一後述のオフ□ セット域が十分確保さ
れるようにするために、’、 ５ｉ３Ｎａ 膜３の
厚さと同等もしくはそれ以上が好捷しい。つづいてボロ
ンのイオン注入を全曲に行なってフィールド部分にチャ
ンネルストッパ領域′ としてのｐ影領域１６を形成す
る。注入条件としては活性領域には注入されずフィール
ド領域にのみ注入される条件とする。これにより−オフ
セット域をもってチャネルストッパの注入が行なわれる
。すなわち従来方法では第１図（ｂ）に示す如くチャネ
ルストソバ領域６が活性領域の５ｉｓＮ４ 膜パターン
のセルファライン法注入により活性領域と隣接していた
。しかし本発明は第４図（Ｃ）に示すように多結晶シリ
コン１６を形成することにより５ｉｓＮ４膜パターン３
′の活性領域幅Ｈが拡大され工の幅となる。このため拡
大された活性領域幅の片側部分Ｊ、にも多結晶シリコン
１６か厚く形成され、はぼ第４図（Ｃ）のＬと同等の膜
厚となる。したがってチャネルストッパ用注入も活性領
域拡大部分Ｊ、Ｋには入らず、いわゆるオフセットで形
成される。次にフィールド領域の酸化膜を適当にするた
めに多結晶シリコン１５をリアクディブイオンエッチン
グ等の異方性エツチング方法を用いてエツチングを行な
い、この膜を完全にはエツチング除去せず、第４図（ｄ
）のように−約６００人程度残す。この時、前記第４図
（Ｃ）中に示すように、活性領域拡大部分Ｊ、にの多結
晶シリコン膜厚りが多結晶シリコン膜厚ＭよりＳｉ ３
Ｎ ４ 膜パターン３′の膜厚分だけ厚いため一異方性
エッチングにより多結晶シリコン１６をエツチングした
場合、活性領域拡大部分Ｊ、にのみ多結晶シリコンが５
１３Ｎ４膜パターン３′の膜厚分と残した５００Å分の
多結晶シリコンの膜厚とを加えた部分が残る。ついで第
４図（８）のように５ｉｓＮ４膜パターン３′ヲマスク
トしてウェット酸化を施し選択的に厚いフィールド酸化
膜１８を成長させる。この時同図（ｄ）で、窒化硅素膜
パターン３′端部の傾斜１７部分に多結晶シリコンがあ
るため５ｉ３Ｎ４膜パターン３′下に酸化が進行するに
は時間を要する。すなわち第４図（ｄ）の要部拡大図で
ある第６図ａ−ａ’からｂ −ｂ’の方向に酸化が進行
するが、ここで同図中のｌとβ′を同一距離とすると、
５１０２膜２に酸化剤（酸素原子）が到達する時間は、
点Ｃと点ｄとでは異なり、ａａ／からｂ−ｂ’の間の多
結晶シリコン１６の酸化時間のみ点ｄに酸化剤の到達す
る時間がおくれることになる。したがって、酸化剤は従
来方法よりはＳｉ３Ｎ＋ 膜パターン３′下の薄いＳ
工ｏ２膜２を通して拡散していくために時間を要し、し
たがってバーズビークの発生程度は小さくなる。また、
ｓｉ ３Ｎ ４膜パターン３′上にも多結晶／リコン１
６が少し残っているため、これが酸化されＳｉ ３Ｎ
４膜パターン３′の端部をおさえる動きをし、さらにバ
ースビークの発生を低減させる。フィールド酸化後、活
性領域上の薄い５１０２膜１８′をエツチング除去し、
その後８１３Ｎ４膜パターン３′をエツチング除去する
。次に５ｉ５Ｎ４膜パターン３′下の薄い５１０２膜２
全エツチング除去し、その後フィールド領域で分離され
た活性領域にＭＯＳバイポーラ等の能動素子を形成して
半導体装置を製造する。
型ｓｉ基叛１−ヒに５１０２膜２を熱酸化により成長さ
せ更に−この５１０２膜２上にＳｉ３Ｎ４膜３を堆積す
る。つづいて−第４図（ｂ）のように写真蝕刻法により
活性領域部にレジスト膜４を形成し−これをマスクとし
て活性領域以外の５１３Ｎ４ 膜をエツチング除去して
Ｓｉ ３Ｎ ４ 膜パターン３′を形成する。レジスト
膜４を除去後−第４図（Ｃ）のように多結晶シリコン１
６を表面全体に形成する。この、 ときの多結晶シリコ
ン１６の厚さは一後述のオフ□ セット域が十分確保さ
れるようにするために、’、 ５ｉ３Ｎａ 膜３の
厚さと同等もしくはそれ以上が好捷しい。つづいてボロ
ンのイオン注入を全曲に行なってフィールド部分にチャ
ンネルストッパ領域′ としてのｐ影領域１６を形成す
る。注入条件としては活性領域には注入されずフィール
ド領域にのみ注入される条件とする。これにより−オフ
セット域をもってチャネルストッパの注入が行なわれる
。すなわち従来方法では第１図（ｂ）に示す如くチャネ
ルストソバ領域６が活性領域の５ｉｓＮ４ 膜パターン
のセルファライン法注入により活性領域と隣接していた
。しかし本発明は第４図（Ｃ）に示すように多結晶シリ
コン１６を形成することにより５ｉｓＮ４膜パターン３
′の活性領域幅Ｈが拡大され工の幅となる。このため拡
大された活性領域幅の片側部分Ｊ、にも多結晶シリコン
１６か厚く形成され、はぼ第４図（Ｃ）のＬと同等の膜
厚となる。したがってチャネルストッパ用注入も活性領
域拡大部分Ｊ、Ｋには入らず、いわゆるオフセットで形
成される。次にフィールド領域の酸化膜を適当にするた
めに多結晶シリコン１５をリアクディブイオンエッチン
グ等の異方性エツチング方法を用いてエツチングを行な
い、この膜を完全にはエツチング除去せず、第４図（ｄ
）のように−約６００人程度残す。この時、前記第４図
（Ｃ）中に示すように、活性領域拡大部分Ｊ、にの多結
晶シリコン膜厚りが多結晶シリコン膜厚ＭよりＳｉ ３
Ｎ ４ 膜パターン３′の膜厚分だけ厚いため一異方性
エッチングにより多結晶シリコン１６をエツチングした
場合、活性領域拡大部分Ｊ、にのみ多結晶シリコンが５
１３Ｎ４膜パターン３′の膜厚分と残した５００Å分の
多結晶シリコンの膜厚とを加えた部分が残る。ついで第
４図（８）のように５ｉｓＮ４膜パターン３′ヲマスク
トしてウェット酸化を施し選択的に厚いフィールド酸化
膜１８を成長させる。この時同図（ｄ）で、窒化硅素膜
パターン３′端部の傾斜１７部分に多結晶シリコンがあ
るため５ｉ３Ｎ４膜パターン３′下に酸化が進行するに
は時間を要する。すなわち第４図（ｄ）の要部拡大図で
ある第６図ａ−ａ’からｂ −ｂ’の方向に酸化が進行
するが、ここで同図中のｌとβ′を同一距離とすると、
５１０２膜２に酸化剤（酸素原子）が到達する時間は、
点Ｃと点ｄとでは異なり、ａａ／からｂ−ｂ’の間の多
結晶シリコン１６の酸化時間のみ点ｄに酸化剤の到達す
る時間がおくれることになる。したがって、酸化剤は従
来方法よりはＳｉ３Ｎ＋ 膜パターン３′下の薄いＳ
工ｏ２膜２を通して拡散していくために時間を要し、し
たがってバーズビークの発生程度は小さくなる。また、
ｓｉ ３Ｎ ４膜パターン３′上にも多結晶／リコン１
６が少し残っているため、これが酸化されＳｉ ３Ｎ
４膜パターン３′の端部をおさえる動きをし、さらにバ
ースビークの発生を低減させる。フィールド酸化後、活
性領域上の薄い５１０２膜１８′をエツチング除去し、
その後８１３Ｎ４膜パターン３′をエツチング除去する
。次に５ｉ５Ｎ４膜パターン３′下の薄い５１０２膜２
全エツチング除去し、その後フィールド領域で分離され
た活性領域にＭＯＳバイポーラ等の能動素子を形成して
半導体装置を製造する。
発明の効果
以上のように本発明によれば、チャネルストッパはオフ
セット域をもたせて形成できるため従来方法のような活
性領域における拡散領域とチャネルストソバ領域の接合
部の広がりが低減できる。
セット域をもたせて形成できるため従来方法のような活
性領域における拡散領域とチャネルストソバ領域の接合
部の広がりが低減できる。
したがってナロウチャンネル効果ト浮遊キャパノタの抑
制が可能となる。さらにバーズビークが少なくマスクに
対し忠実度の高い微細な絶縁分離領域を形成することが
でき高集積度の半導体装置の製造に犬ざく寄与する。
制が可能となる。さらにバーズビークが少なくマスクに
対し忠実度の高い微細な絶縁分離領域を形成することが
でき高集積度の半導体装置の製造に犬ざく寄与する。
第１図（ａ）〜（０は従来の選択酸化法を用いたｎチャ
ンネルＭＯ３ＬＳＩの製造工程を示す構造断面図、第２
図は前記工程の選択酸化後の基板状態を示す拡大断面図
、第３図（ａ） 、 （ｂ）は従来の選択酸化法による
問題点を説明するだめの断面図、第４図（ａ）〜（８）
は本発明の一実施例を説明するだめのｎチャンネルＭＯ
３ＬＳＩの製造工程を示す構造断面図、第６図は本発明
におけるフィールド酸化時の酸什剤の拡散過程を説明す
る断面図である。 １・・・・・ｐ型ンリコン基板、２ ・・５１０２膜、
３・・・・Ｓｉ３Ｎ＋ １１４］ ４・・・フォトレ
ジスト、６・・・ｎ領域（チャネルストッパ領域）−６
・・フィールド領域（５ｉＯ２） −７・・活性領域−
８・・・・ゲート酸化膜、９・・・・・ゲート電イタ−
１０、１１・ ・・ｎ領域（ソースドレイン）−１２・
・・・ＣＶ Ｄ ＳｉＯ２膜−１３，１４・・・・・・
Ａ／電極、１５川・・多結晶シリコン、１６・・・・・
ｎ領域（チャンネルストツバ領域）、１８・・・フィー
ルド領域（ＳｉＯ２）、１８′、・・・・・ソリコンナ
イトライドパターン上ＳｉＯ２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ｒ。 第４図 ３ 第５図
ンネルＭＯ３ＬＳＩの製造工程を示す構造断面図、第２
図は前記工程の選択酸化後の基板状態を示す拡大断面図
、第３図（ａ） 、 （ｂ）は従来の選択酸化法による
問題点を説明するだめの断面図、第４図（ａ）〜（８）
は本発明の一実施例を説明するだめのｎチャンネルＭＯ
３ＬＳＩの製造工程を示す構造断面図、第６図は本発明
におけるフィールド酸化時の酸什剤の拡散過程を説明す
る断面図である。 １・・・・・ｐ型ンリコン基板、２ ・・５１０２膜、
３・・・・Ｓｉ３Ｎ＋ １１４］ ４・・・フォトレ
ジスト、６・・・ｎ領域（チャネルストッパ領域）−６
・・フィールド領域（５ｉＯ２） −７・・活性領域−
８・・・・ゲート酸化膜、９・・・・・ゲート電イタ−
１０、１１・ ・・ｎ領域（ソースドレイン）−１２・
・・・ＣＶ Ｄ ＳｉＯ２膜−１３，１４・・・・・・
Ａ／電極、１５川・・多結晶シリコン、１６・・・・・
ｎ領域（チャンネルストツバ領域）、１８・・・フィー
ルド領域（ＳｉＯ２）、１８′、・・・・・ソリコンナ
イトライドパターン上ＳｉＯ２膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ｒ。 第４図 ３ 第５図
Claims (1)
- 半導体基板表面に第一の絶縁膜を形成し、前記第一の絶
縁膜上の所定の領域に窒化硅素膜を選択形成する工程と
、全面に多結晶半導体膜を少なくとも前記窒化硅素膜と
同等以上の厚瘍に形成する工程と一前記多結晶半導体膜
上から前記半導体基板に選択的に前記半導体基板と同−
導電形の不純物イオンを注入する工程と、前記多結晶半
導体膜および前記半導体基板の一部表面を酸素もしくは
水蒸気雰囲気中で酸化膜に変換し一第二の絶縁膜に形成
する工程とを備えたことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020032A JPS59145539A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020032A JPS59145539A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59145539A true JPS59145539A (ja) | 1984-08-21 |
| JPH0450748B2 JPH0450748B2 (ja) | 1992-08-17 |
Family
ID=12015722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020032A Granted JPS59145539A (ja) | 1983-02-09 | 1983-02-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145539A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01283854A (ja) * | 1988-05-10 | 1989-11-15 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-02-09 JP JP58020032A patent/JPS59145539A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01283854A (ja) * | 1988-05-10 | 1989-11-15 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0450748B2 (ja) | 1992-08-17 |
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