JPH0452737Y2 - - Google Patents

Description

【考案の詳細な説明】

本考案はカメラのフアインダ内に電気的に各種
情報を表示する手段を有するカメラの表示装置に
関するものである。 カメラのフアインダ内にLED（発光ダイオー
ド）などの発光素子を用いて表示を行う場合、フ
アインダ内輝度は被写体輝度に対応して変化す
る。従つて発光素子の明るさが一定であると、フ
アインダ内が暗い場合その表示は見やすいが、フ
アインダ内が明るい場合表示が見えにくくなると
いう欠点を有する。このため表示の明るさをフア
インダ内輝度に対応させて連続的に或は段階的に
変化させ、フアインダ内が明るいときは表示も明
るく、暗いときには表示も暗くなるように、表示
の明るさをフアインダ内輝度に対応させて変化
（以下輝度変調と称する）させればよいが、輝度
変調において表示素子の明るさを段階的に変化さ
せようとすると、フアインダ内輝度が表示素子の
明るさの変化点近くになつたとき、フアインダ内
輝度あるいは被写体輝度のわずかな変化にともな
つて表示素子の明るさが激しく変化し、フアイン
ダ内表示がちらちらして見え、非常に見にくくな
る欠点を有する。 本考案は上記欠点を解決するためになされたも
ので、フアインダ内に情報表示素子を有するカメ
ラにおいて、上記フアインダ内の輝度を断続的に
測定するフアインダ内輝度測定手段と、このフア
インダ内輝度測定手段が測定したフアインダ内輝
度を所定値と比較する比較手段と、この比較手段
の比較結果に応じて上記表示素子の明るさを変え
る表示回路とを備え、さらに上記比較手段が、上
記表示素子の明るさを変える所定値にヒステリシ
スを持つコンパレータ回路を有すること、に特徴
を有する。 以下、図面を用いて本考案の実施例について説
明する。 第１図は本考案のカメラのフアインダ内表示に
おけるヒステリシスを持つた輝度変調を有する表
示回路の一実施例を示すブロツク図で、第２図は
その回路図である。上記回路図において、発振回
路１は、65.536KHzのクロツクパルス信号（以下
信号ａと称する）を発振し、その信号ａはタイミ
ングパルス発生回路２に入力され、該タイミング
パルス発生回路２は各回路ブロツクに必要な信号
ｂ，ｃ，ｄ，ｅ，ｆを発生する。信号ｃ
（16.384KHz）の立下がりで動作する８ビツトの
バイナリーアツプカウンタ８は、フリツプフロツ
プＦ３〜Ｆ１０で構成され、その端子には信号
ｂが入力され、該端子入力が“Ｌ”レベルのと
き全ての出力₀〜₇は“Ｈ”となる。該出力
_０〜₇はデイジタルアナログ変換回路７（以下
Ｄ／Ａ変換回路と称する）とフアインダ輝度情報
レジスタ（以下Bvレジスタと称する）９に接続
される。Ｄ／Ａ変換回路７は、入力した８ビツト
のデイジタル信号を対応するアナログ電圧（以下
Aout電圧と称する）に変換し、そのAout電圧出
力はコンパレータ５に接続される。光電変換回路
４はフアインダ内輝度を受光素子により測定しア
ナログ電圧に変換し、そのアナログ電圧出力は前
記Aout電圧と共にコンパレータ５に接続される。
コンパレータ５は前記２つの入力をコンパレート
し、その結果をラツチパルス回路６に入力する。
ラツチパルス回路６はインバータＧ１，Ｇ５、
NANDゲートＧ２，Ｇ３，Ｇ４，Ｇ６およびフ
リツプフロツプＦ１，Ｆ２で構成され、フリツプ
フロツプＦ１，Ｆ２はCL端子の立下がりでＤ入
力をＱに出力する。またフリツプフロツプＦ１，
Ｆ２のＱ，出力は、端子が“Ｌ”のときＱ＝
“Ｌ”，＝“Ｈ”に、他の入力端子の論理にかか
わらず設定される。ラツチパルス回路６には信号
ａ，ｂ，ｄおよびコンパレータ５の出力が入力さ
れ、NANDゲートＧ６よりラツチパルスを出力
する。該ラツチパルスはBvレジスタ９に接続さ
れる。Bvレジスタ９はバイナリーアツプカウン
タ８と接続されており、該カウンタ８の出力₀
〜₇値をCL端子が“Ｌ”のとき入力し“Ｈ”で
ラツチする。Bvレジスタ９の出力Ｄ３〜Ｄ７は
デイジタルヒルテリシスコンパレータ回路１０に
接続されている。デイジタルヒルテリシスコンパ
レータ回路１０はコンパレータ部１０−ａとラツ
チ部１０−ｂに分けられ、コンパレータ部１０−
ａはインバータＧ７，Ｇ８，Ｇ２０、NANDゲ
ートＧ９，Ｇ１０、ANDゲートＧ１１，Ｇ１２，
Ｇ１３、およびNORゲートＧ１４で構成され、
ラツチ部１０−ｂはインバータＧ１５，Ｇ２５、
およびNANDゲートＧ１６，Ｇ１７，Ｇ１８，
Ｇ１９で構成されている。コンパレータ部１０−
ａはNORゲートＧ１４よりコンパレータ出力を
出力し、ラツチ部１０−ｂに入力される。またラ
ツチ部１０−ｂはタイミングパルス発生回路２の
出力信号ｂも入力する。ラツチ部１０−ｂは
NANDゲートＧ１８よりラツチ出力を出力し、
そのラツチ出力は表示回路１３に入力されると共
にコンパレータ部１０−ａに入力している。中央
情報処理回路（以下CPUと称する）３は、カメ
ラの絞値情報、シヤツタースピード情報、フイル
ム感度情報、被写体輝度情報など全部の必要な情
報を入力し、それらの情報を用いて演算し表示情
報、シヤツタースピード値、絞値などを決定する
回路である。尚、第１図、第２図では、入力とし
てBvレジスタ情報（被写体輝度情報）のみ記入
し、出力として表示情報のみ記入してある。表示
情報レジスタ１１には、CPU３より表示情報デ
ータが入力されると共に、タイミングパルス発生
回路２の信号ｆが入力される。該信号ｆは表示情
報レジスタ１１の表示データ出力切換信号であ
る。表示情報デコーダ回路１２は前記表示情報レ
ジスタ１１からの出力と接続されている。表示回
路１３は、デイジタルヒルテリシスコンパレータ
回路１０の出力とタイミングパルス発生回路２の
信号ｆを入力し、かつ表示情報デコーダ回路１２
の出力と接続されている。表示回路１３は
NANDゲートＧ２１、ANDゲートＧ２２，Ｇ２
３、インバータＧ２４、電流制限用抵抗Ｒ１〜Ｒ
６、NPNトランジスタQA，QB、および発光ダ
イオードＤ１〜Ｄ８で構成されており、発光ダイ
オードＤ１〜Ｄ４，Ｄ５〜Ｄ８はそれぞれダイナ
ミツク駆動される。 以下この実施例についての回路動作を説明す
る。発振回路１の65.536KHzの信号ａはタイミン
グパルス発生回路２に入力され信号ｂ，ｃ，ｄ，
ｅ，ｆを作る。信号ａ，ｂ，ｃを第３図３−１，
３−３，３−２に示す。信号ｃは16.384KHzで、
信号ａの立上がりで２回分周したクロツクパルス
である。信号ｂ，ｃは８ビツトバイナリーアツプ
カウンタ８に入力され、信号ｂが“Ｌ”のとき回
路をリセツトし、信号ｂが“Ｈ”のとき信号ｃの
立下がりでカウント動作をする。８ビツトバイナ
リーアツプカウンタ８の出力₇〜₀は
“11111111”，“11111110”，“11111101”，
“11111100”から“00010000”まで変化する。
Ｄ／Ａ変換回路７は前記₇〜₀出力を入力し、
第３図３−４の階段状の電圧波形（Aout電圧）
を発生する。光電変換回路４のアナログ電圧が第
３図３−４に示すAout電圧と相対的に第３図の
関係であつたとすると、光電変換アナログ電圧が
Aout電圧より電位が高くなつたとき、コンパレ
ータ５が反転し３−６の波形を出力する。Bvレ
ジスタ９には、コンパレータ５が反転したときの
８ビツトバイナリーアツプカウンタ８の出力₀
〜₇の値がラツチされ、そのラツチされたデー
タはフアインダ内輝度に対応したデイジタル値で
ある。以下にラツチ動作について詳しく説明す
る。 第４図は第３図のタイミングチヤートの一部を
拡大したものである。４−１は信号ａ（65.536K
Hz）、４−２は信号ｃ（16.384KHz）、４−３は信
号ｂ、４−４はAout電圧、４−５は光電変換ア
ナログ電圧、４−６はコンパレータ５の出力、４
−７はタイミングパルス発生回路２の出力信号
ｄ、４−８，４−９，４−１０，４−１１はそれ
ぞれ、ラツチパルス回路６中のNANDゲートＧ
４の出力、フリツプフロツプＦ１のＱ出力、フリ
ツプフロツプＦ２の出力、NANDゲートＧ６
の出力を示している。回路の動作開始時は信号ｂ
（）が“Ｌ”となり各フリツプフロツプ
をリセツトし第４図の状態ＡすなわちＧ４＝
“Ｌ”、Ｆ１Ｑ＝“Ｌ”、Ｆ２＝“Ｈ”、Ｇ６＝“Ｈ
”
である。コンパレータ５が反転し“Ｌ”となると
状態Ｂとなる。ここで信号ｄが“Ｈ”（第４図の
状態Ｃ）となると、NANDゲートＧ２の入力全
てが“Ｈ”となるので、Ｇ２＝“Ｌ”、Ｇ４＝“Ｈ”
となる。NANDゲートＧ３，Ｇ４で構成される
フリツプフロツプは、NANDゲートＧ３の入力
（信号ｂとNANDゲートＧ１４）が全て“Ｈ”な
ので、信号ｂが“Ｈ”である限り、コンパレータ
５の出力の状態にかかわらずＧ３＝“Ｌ”、Ｇ４＝
“Ｈ”の値をラツチする。フリツプフロツプＦ１，
Ｆ２はCL端子の立下がりでＤ入力論理を端子Ｑ
に出力するので、信号ａの立上がりでＦ１Ｑ＝
“Ｈ”、次の立下がりでＦ２＝“Ｌ”となる。こ
れが第４図の状態Ｄ，Ｅである。状態Ｄにおいて
NANDゲートＧ６入力はすべて“Ｈ”であるか
ら、NANDゲートＧ６は信号ａのパルス幅分だ
け“Ｌ”のパルス４−１１を出力する。NAND
ゲートＧ６の出力はBvレジスタ９のラツチＬ０
〜Ｌ７のCL端子に接続されており、Bvレジスタ
９はNANDゲートＧ６の出力４−１１が“Ｌ”
のときのバイナリーアツプカウンタ８の出力₀
〜₇をラツチする。上記のようにしてBvレジス
タ９にはフアインダ内輝度に対応したデイジタル
値がラツチされる。デイジタル値は第５図に示し
てあるように15.625msに一度更新される。第５
図において５−１は信号ｃ、５−２は信号ｂ、５
−３はAout電圧、５−４は光電変換アナログ電
圧、５−５はコンパレータ出力、５−６は
NANDゲートＧ６の出力を示している。 Bvレジスタ９の値はたとえば第１表のＤ７〜
Ｄ３に示す値で、第１表左側の値はBvレジスタ
９の値の10進数変換値で、値の大きな方がフアイ
ンダ内輝度の大きい方に対応する。

【表】

【表】 Bvレジスタ９の値はコンパレータ部１０−ａ
に入力されているが、その出力論理は G14＝D7・D6＋D7・6・D5・4・4・D3・
G18 （式１） である。ここでG18＝“Ｈ”又はG18＝“Ｌ”とす
ると論理式は G18＝“Ｈ” G14＝D7・D6＋D7・6・D5・D4 （式２） G18＝“Ｌ” G14＝D7・D6＋D7・6・D5・（D4＋D3）
（式３） となる。出力論理を第１表に示す。コンパレータ
部１０−ａのNORゲートＧ１４からの出力はタ
イミングパルス発生回路２の信号ｂが“Ｌ”のと
きNANDゲートＧ１６，Ｇ１７を通してNAND
ゲートＧ１８，Ｇ１９で構成するフリツプフロツ
プにラツチされる。すなわち、15.625msごとに
フアインダ内輝度に対応したコンパレータ結果が
ラツチされる。フアインダ内輝度が十分に大きく
Bvレジスタ９の値が22以上であるとき、NAND
ゲートＧ１８の出力に関係なくG14＝“Ｌ”（G14
＝“Ｏ”）であり、信号ｂ＝“Ｌ”となつたとき
G18＝“Ｌ”が確定する。 この状態からBvレジスタ９の値が22，21，20
と変化したときについて説明する。Bvレジスタ
９の値が21のとき、第１表のようにG18＝“Ｌ”、
G14＝“Ｏ”（G14＝“Ｌ”）なので、NANDゲート
Ｇ１８の出力は信号ｂがＬになつてもG18＝“Ｌ”
のまま変化しない。次にBvレジスタ９の値が20
になつたとすると、NORゲートＧ１４の出力は
NANDゲートＧ１８の出力に関係なく“Ｈ”と
なるので信号ｂ＝“Ｌ”となつたときG18＝“Ｈ”
となる。またBvレジスタ９の値が20，21，22と
変化したときについては、前記と同様にBvレジ
スタ９の値が20のとき信号ｂ＝“Ｌ”となると
G14＝“１”（G14＝“Ｈ”）、Bvレジスタ９の値が
21のときG14＝“１”（G14＝“Ｈ”）、Bvレジスタ
９の値が22のときG14＝“０”（G14＝“Ｌ”）とな
り、G18＝“Ｌ”となる。フアインダスクリーン
の明るさが輝度変調レベルの両側では明から暗の
変化はBvレジスタ９の値が22，21，20と変化し
たときに対応し、Bvレジスタ９の値が21から20
に変化したときNORゲートＧ１４の出力が“Ｌ”
→“Ｈ”と変わる。フアインダスクリーンの明る
さが暗→明と変化したときはBvレジスタの値が
20，21，22と変化したときに対応し、Bvレジス
タ９の値が21→22に変つたときNORゲートＧ１
４の出力が“Ｈ”→“Ｌ”と変わる。Bvレジス
タ９の値の差１はフアインダ輝度変化1Evに相当
するので、NANDゲートＧ１８の出力はフアイ
ンダ内輝度値に対して1Evのヒルテリシス幅を持
つてコンパレートした結果となる。 表示情報レジスタ１１はCPU３から複数の表
示データを受けとりメモリーしている。表示情報
レジスタ出力は信号ｆによつて切換り、ｆ＝“Ｈ”
のとき発光ダイオードＤ１〜Ｄ４、ｆ＝“Ｌ”の
とき発光ダイオードＤ５〜Ｄ８の表示データが表
示情報デコーダ回路１２に伝達され、表示用デー
タにデコードし、発光ダイオード点灯の時は
“Ｈ”、消灯のときは“Ｌ”の信号がSi〜Snに出
力される。一方表示回路１３において入力信号で
あるNANDゲートＧ１８の出力、信号ｅ、信号
ｆはそれぞれ第６図６−１，６−３，６ん−２に
対応する。このときのANDゲートＧ２１，Ｇ２
２，Ｇ２３の出力論理を６−４，６−５，６−６
に示す。ここで６−５（Ｇ２２）が“Ｈ”のとき
抵抗Riを通してトランジスタQAにベース電流が
流れトランジスタQAがONする。このとき発光
ダイオードＤ５〜Ｄ８が選択される。同時に信号
ｆによつて表示情報デコーダ回路１２からは発光
ダイオードＤ５〜Ｄ８の表示データが出力されて
おり発光ダイオードＤ５〜Ｄ８によつて表示が行
われる。同様に６−６（Ｇ２３）が“Ｈ”のとき
トランジスタQBがONし、発光ダイオードＤ１
〜Ｄ４に表示が行われる。第６図において６−５
（Ｇ２２）、６−６（Ｇ２３）についてみると、発
光ダイオードＤ１〜Ｄ４，Ｄ５〜Ｄ８は交互に選
択され点灯する。さらにG18＝“Ｈ”のときは発
光ダイオード点灯時間は全体の25％、G18＝“Ｌ”
のときは50％であるので、Ｇ１８の“Ｈ”、“Ｌ”
にしたがつて発光ダイオードの表示はG18＝“Ｈ”
のとき暗く、G18＝“Ｌ”のとき明るくフアイン
ダ内輝度に対応して２段階の発光ダイオードの明
るさが設定される。NANDゲートＧ１８の出力
はフアインダ内輝度の変化に対してBvレジスタ
９の値が21の前後で1Evのヒルテリシスを持つて
いるので発光ダイオードの明るさの変化点は同様
にヒルテリシスを持つて変化する。本実施例にお
いて輝度変調のヒルテリシス幅は1Evとしてある
が、1Evである必要はなく、輝度変調を持たせた
ことによる表示のちらつきがでない程度以上のヒ
ルテリシス幅があれば良く、また輝度変調の明る
さは２段階としてあるが、これ以上としてもかま
わない。 以上本考案によれば、カメラのフアインダ内に
LEDなどの発光素子を用いて各種の表示を行な
い、表示の明るさをフアインダ内輝度に対応させ
て発光素子の明るさを段階的に変化させる表示手
段を用いた場合のフアインダ内輝度が発光素子の
明るさの変化点近くにあるときに、発光素子の明
るさがフアインダスクリーンの微量な輝度の変化
に対応して激しく変化し表示がちらついて見にく
くなるという欠点は解決され、見やすいフアイン
ダ表示が得られる。

【図面の簡単な説明】

第１図は本考案の一実施例を示すブロツク図、
第２図はその回路図、第３，４，５，６図は各部
の波形図である。 １……発振回路、２……タイミングパルス発生
回路、３……CPU（中央処理装置）、４……光電
変換回路、５……コンパレータ、６……ラツチパ
ルス回路、７……デイジタル・アナログ変換回路
（Ｄ／Ａ変換回路）、８……８ビツトバイナリアツ
プカウンタ、９……Bvレジスタ、１０……デイ
ジタルヒルテリシスコンパレータ回路、１１……
表示情報レジスタ、１２……表示情報デコーダ回
路、１３……表示回路。

Claims (1)

1. 【実用新案登録請求の範囲】 フアインダ内に情報表示素子を有するカメラに
   おいて、 上記フアインダ内の輝度を継続的に測定するフ
   アインダ内輝度測定手段と、 このフアインダ内輝度測定手段が測定したフア
   インダ内輝度を所定値と比較する比較手段と、 この比較手段の比較結果に応じて上記表示素子
   の明るさを変える表示回路とを備え、 上記比較手段が、上記表示素子の明るさを変え
   る所定値にヒステリシスを持つコンパレータ回路
   を有すること、 を特徴とするカメラのフアインダ内表示装置。