JPH09205U - カメラのファインダ内表示装置 - Google Patents

Abstract

(57)【要約】 【目的】ファインダ内の表示がちらつかないファインダ
内表示装置を提供する。 【構成】ファインダ内に少なくとも２組の発光ダイオー
ドＤ１〜Ｄ４、Ｄ５〜Ｄ８を有するカメラにおいて、上
記ファインダ内の輝度を継続的に測定する光電変換回路
４と、この光電変換回路４が測定したファインダ内輝度
を所定値と比較するデジタルヒステリシスコンパレータ
回路１０と、上記発光ダイオードＤ１〜Ｄ４、Ｄ５〜Ｄ
８を異なる明るさで択一的に点灯するとともに、デジタ
ルヒステリシスコンパレータ回路１０の比較結果に応じ
て点灯する表示素子の組を切り換える表示回路１３とを
有し、デジタルヒステリシスコンパレータ回路１０が上
記所定値にヒステリシスを持つ。

Description

【考案の詳細な説明】

【０００１】

【考案の技術分野】

本考案はカメラのファインダ内に電気的に各種情報を表示する手段を有するカ メラの表示装置に関するものである。

【０００２】

【従来技術およびその問題点】

カメラのファインダ内にＬＥＤ（発光ダイオード）などの発光素子を用いて表 示を行う場合、ファインダ内輝度は被写体輝度に対応して変化する。従って発光 素子の明るさが一定であると、ファインダ内が暗い場合その表示は見やすいが、 ファインダ内が明るい場合表示が見えにくくなるという欠点を有する。このため 表示の明るさをファインダ内輝度に対応させて連続的に或は段階的に変化させ、 ファインダ内が明るいときは表示も明るく、暗いときには表示も暗くなるように 、表示の明るさをファインダ内輝度に対応させて変化（以下輝度変調と称する） させればよいが、輝度変調において表示素子の明るさを段階的に変化させようと すると、ファインダ内輝度が表示素子の明るさの変化点近くになったとき、ファ インダ内輝度あるいは被写体輝度のわずかな変化にともなって表示素子の明るさ が激しく変化し、ファインダ内表示がちらついて見え、非常に見にくくなる欠点 を有する。

【０００３】

【考案の目的】

本考案は、上記従来のファインダ内表示装置の問題に鑑みてなされたもので、 ファインダ内の表示がちらつかないファインダ内表示装置を提供することを目的 とする。

【０００４】

【考案の概要】

この目的を達成する本考案は、ファインダ内に少なくとも２組以上の表示素子 を有するカメラにおいて、上記ファインダ内の輝度を継続的に測定するファイン ダ内輝度測定装置と、このファインダ内輝度測定手段が測定したファインダ内輝 度を所定値と比較する比較手段と、上記複数組の表示素子を異なる明るさで択一 的に点灯するとともに、上記比較手段の比較結果に応じて点灯する表示素子の組 を切り換える表示回路と、上記比較手段が、上記所定値にヒステリシスを持たせ るコンパレータ回路を含むこと、に特徴を有する。

【０００５】

【考案の実施の形態】

以下、図面を用いて本考案の実施例について説明する。 第１図は本考案のカメラのファインダ内表示におけるヒステリシスを持った輝 度変調を有する表示回路の一実施例を示すブロック図で、第２図はその回路図で ある。上記回路図において、発振回路１は、65.536ＫHzのクロックパルス信号（ 以下「信号ａ」と称する）を発振し、その信号ａはタイミングパルス発生回路２ に入力され、該タイミングパルス発生回路２は信号ａに基づいて各回路ブロック に必要な信号ｂ、ｃ、ｄ、ｅ、ｆを発生する。信号ｃ（16.384ＫHz）の立下がり で動作する８ビットのバイナリーアップカウンタ８は、フリップフロップＦ３〜 Ｆ１０で構成され、その￣Ｒ端子には信号ｂが入力され、該￣Ｒ端子入力が“Ｌ ”レベルのとき全ての出力￣Ｑ₀ 〜￣Ｑ₇ は“Ｈ”となる。なお、本明細書にお いて「￣Ｒ」、「￣Ｑ₀ 〜￣Ｑ₇ 」など、符号の前に付した記号「￣」はトップ バーを示し、アクティブロー、あるいは反転することを意味している。

【０００６】 この出力￣Ｑ₀ 〜￣Ｑ₇ は、ディジタルアナログ変換回路７（以下「Ｄ／Ａ変 換回路」と称する）とファインダ輝度情報レジスタ９（以下「Ｂv レジスタ」と 称する）に接続される。Ｄ／Ａ変換回路７は、入力した８ビットのディジタル信 号を対応するアナログ電圧（以下「Ａout 電圧」と称する）に変換し、そのＡou t 電圧出力はコンパレータ５に接続される。

【０００７】 光電変換回路４は、ファインダ内輝度を受光素子により測定してアナログ電圧 に変換し、そのアナログ電圧出力は前記Ａout 電圧と共にコンパレータ５に接続 される。コンパレータ５は前記２つの入力をコンパレートし、その結果をラッチ パルス回路６に入力する。

【０００８】 ラッチパルス回路６はインバータＧ１、Ｇ５、ＮＡＮＤゲートＧ２、Ｇ３、Ｇ ４、Ｇ６、およびフリップフロップＦ１、Ｆ２で構成され、フリップフロップＦ １、Ｆ２はＣＬ端子の立下がりでＤ入力をＱに出力する。またフリップフロップ Ｆ１、Ｆ２のＱ、￣Ｑ出力は、￣Ｒ端子が“Ｌ”のときＱ＝“Ｌ”、￣Ｑ＝“Ｈ ”に、他の入力端子の論理にかかわらず設定される。ラッチパルス回路６には信 号ａ、ｂ、ｄおよびコンパレータ５の出力が入力され、ＮＡＮＤゲートＧ６より ラッチパルスを出力する。該ラッチパルスはＢv レジスタ９に接続される。

【０００９】 Ｂv レジスタ９はバイナリーアップカウンタ８と接続されており、該カウンタ ８の出力￣Ｑ₀ 〜￣Ｑ₇ 値を、ＣＬ端子が“Ｌ”レベルのとき入力し、“Ｈ”レ ベルでラッチする。Ｂv レジスタ９の出力Ｄ３〜Ｄ７はディジタルヒルテリシス コンパレータ回路１０に接続されている。ディジタルヒルテリシスコンパレータ 回路１０はコンパレータ部１０−ａとラッチ部１０−ｂに分けられ、コンパレー タ部１０−ａはインバータＧ７、Ｇ８、Ｇ２０、ＮＡＮＤゲートＧ９、Ｇ１０、 ＡＮＤゲートＧ１１、Ｇ１２、Ｇ１３、およびＮＯＲゲートＧ１４で構成され、 ラッチ部１０−ｂはインバータＧ１５、Ｇ２５、およびＮＡＮＤゲートＧ１６、 Ｇ１７、Ｇ１８、Ｇ１９で構成されている。コンパレータ部１０−ａはＮＯＲゲ ートＧ１４よりコンパレータ出力を出力し、コンパレータ出力はラッチ部１０− ｂに入力される。またラッチ部１０−ｂはタインミングパルス発生回路２の出力 信号ｂも入力する。ラッチ部１０−ｂはＮＡＮＤゲートＧ１８よりラッチ出力を 出力し、そのラッチ出力は表示回路１３に入力されると共にコンパレータ部１０ −ａに入力されている。

【００１０】 中央処理装置（以下「ＣＰＵ」と称する）３は、カメラの絞値情報、シャッタ ースピード情報、フィルム感度情報、被写体輝度情報など全部の必要な情報を入 力し、それらの情報を用いて演算し表示情報、シャッタースピード値、絞り値な どを決定する回路である。なお、図１、図２では、入力としてＢv レジスタ情報 （被写体輝度情報）のみ記入し、出力として表示情報のみ記入してある。

【００１１】 表示情報レジスタ１１には、ＣＰＵ３より表示情報データが入力されると共に 、タイミングパルス発生回路２の信号ｆが入力される。該信号ｆは表示情報レジ スタ１１の表示データ出力切換信号である。表示情報デコーダ回路１２は前記表 示情報レジスタ１１からの出力と接続されている。表示回路１３は、ディジタル ヒルテリシスコンパレータ回路１０の出力とタイミングパルス発生回路２の信号 ｆを入力し、かつ表示情報デコーダ回路１２の出力と接続されている。表示回路 １３はＮＡＮＤゲートＧ２１、ＡＮＤゲートＧ２２、Ｇ２３、インバータＧ２４ 、電流制限用抵抗Ｒ１〜Ｒ６、ＮＰＮトランジスタＱＡ、ＱＢ、および発光ダイ オードＤ１〜Ｄ８で構成されており、発光ダイオードＤ１〜Ｄ４、Ｄ５〜Ｄ８は それぞれダイナミック駆動される。

【００１２】 以下この実施例についての回路動作を説明する。発振回路１の65.536ＫH_Zの信 号ａはタイミングパルス発生回路２に入力され、タイミングパルス発生回路２に よって信号ｂ、ｃ、ｄ、ｅ、ｆが作られる。信号ａ、ｂ、ｃを図３の３−１、３ −３、３−２に示す。信号ｃは16.384ＫH_Zで、信号ａの立上がりで２回分周した クロックパルスである。信号ｂ、ｃは８ビットバイナリーアップカウンタ８に入 力され、信号ｂが“Ｌ”のとき回路をリセットし、信号ｂが“Ｈ”のとき信号ｃ の立下がりでカウント動作をする。８ビットバイナリーアップカウンタ８の出力 ￣Ｑ₇ 〜￣Ｑ₀ は、“11111111”、“11111110”、“11111101”、“11111100” から“00010000”まで変化する。

【００１３】 Ｄ／Ａ変換回路７は前記￣Ｑ₇ 〜￣Ｑ₀ 出力を入力し、図３の３−４の階段状 の電圧波形（Ａout 電圧）を発生する。光電変換回路４のアナログ電圧が図３の ３−４に示すＡout 電圧と相対的に図３の関係であったとすると、光電変換アナ ログ電圧がＡout 電圧より電位が高くなったとき、コンパレータ５が反転して３ −６の波形を出力する。Ｂv レジスタ９には、コンパレータ５が反転したときの ８ビットバイナリーアップカウンタ８の出力￣Ｑ₀ 〜￣Ｑ₇ の値がラッチされ、 そのラッチされたデータはファインダ内輝度に対応したディジタル値である。

【００１４】 以下にラッチ動作について詳しく説明する。 図４は図３のタイミングチャートの一部を拡大したものである。４−１は信号 ａ（65.536ＫHz）、４−２は信号ｃ（16.384ＫHz）、４−３は信号ｂ、４−４は Ａout 電圧、４−５は光電変換アナログ電圧、４−６はコンパレータ５の出力、 ４−７はタイミングパルス発生回路２の出力信号ｄ、４−８、４−９、４−１０ 、４−１１はそれぞれ、ラッチパルス回路６中のＮＡＮＤゲートＧ４の出力、フ リップフロップＦ１のＱ出力、フリップフロップＦ２の￣Ｑ^- 出力、ＮＡＮＤゲ ートＧ６の出力を示している。

【００１５】 回路の動作開始時は信号ｂ（￣ＲＥＳＥＴ）が“Ｌ”となり各フリップフロッ プをリセットし、図４の状態Ａ、すなわちＧ４＝“Ｌ”、Ｆ１Ｑ＝“Ｌ”、Ｆ２ ￣Ｑ＝“Ｈ”、Ｇ６＝“Ｈ”である。コンパレータ５が反転し“Ｌ”となると状 態Ｂとなる。ここで信号ｄが“Ｈ”（図４の状態Ｃ）となると、ＮＡＮＤゲート Ｇ２の入力全てが“Ｈ”となるので、Ｇ２＝“Ｌ”、Ｇ４＝“Ｈ”となる。ＮＡ ＮＤゲートＧ３、Ｇ４で構成されるフリップフロップは、ＮＡＮＤゲートＧ３の 入力（信号ｂとＮＡＮＤゲートＧ１４）が全て“Ｈ”なので、信号ｂが“Ｈ”で ある限り、コンパレータ５の出力の状態にかかわらずＧ３＝“Ｌ”、Ｇ４＝“Ｈ ”の値をラッチする。フリップフロップＦ１、Ｆ２はＣＬ端子の立下がりでＤ入 力論理を端子Ｑに出力するので、信号ａの立上がりでＦ１Ｑ＝“Ｈ”、次の立下 がりでＦ２￣Ｑ＝“Ｌ”となる。これが図４の状態Ｄ、Ｅである。

【００１６】 状態ＤにおいてＮＡＮＤゲートＧ６入力はすべて“Ｈ”であるから、ＮＡＮＤ ゲートＧ６は信号ａのパルス幅分だけ“Ｌ”のパルス４−１１を出力する。ＮＡ ＮＤゲートＧ６の出力はＢv レジスタ９のラッチＬ０〜Ｌ７のＣＬ端子に接続さ れており、Ｂv レジスタ９はＮＡＮＤゲートＧ６の出力４−１１が“Ｌ”のとき のバイナリーアップカウンタ８の出力￣Ｑ₀ 〜￣Ｑ₇ をラッチする。

【００１７】 上記のようにしてＢv レジスタ９にはファインダ内輝度に対応したディジタル 値がラッチされる。ディジタル値は、図５に示してあるように15.625msに一度更 新される。図５において５−１は信号ｃ、５−２は信号ｂ、５−３はＡout 電圧 、５−４は光電変換アナログ電圧、５−５はコンパレータ出力、５−６はＮＡＮ ＤゲートＧ６の出力を示している。

【００１８】 Ｂv レジスタ９の値はたとえば第１表のＤ７〜Ｄ３に示す値で、表１左側の値 はＢv レジスタ９の値の１０進数変換値で、値の大きな方がファインダ内輝度の 大きい方に対応する。

【表１】 Ｂv レジスタ９の値はコンパレータ部１０−ａに入力されているが、その出力 論理は

【数１】 である。ここでＧ１８＝“Ｈ”またはＧ１８＝“Ｌ”とすると論理式は、

【数２】

【数３】 となる。出力論理を表１に示す。

【００１９】 コンパレータ部１０−ａのＮＯＲゲートＧ１４からの出力は、タイミングパル ス発生回路２の信号ｂが“Ｌ”のときにＮＡＮＤゲートＧ１６、Ｇ１７を通して ＮＡＮＤゲートＧ１８、Ｇ１９で構成するフリップフロップにラッチされる。す なわち、15.625msごとにファインダ内輝度に対応したコンパレータ結果がラッチ される。ファインダ内輝度が十分に大きくＢv レジスタ９の値が２２以上である ときは、ＮＡＮＤゲートＧ１８の出力に関係なくＧ１４＝“Ｌ”（Ｇ１４＝“Ｏ ”）であり、信号ｂ＝“Ｌ”となったときにＧ１８＝“Ｌ”が確定する。

【００２０】 この状態からＢv レジスタ９の値が２２、２１、２０と変化したときについて 説明する。Ｂv レジスタ９の値が２１のとき、表１のようにＧ１８＝“Ｌ”、Ｇ １４＝“Ｏ”（Ｇ１４＝“Ｌ”）なので、ＮＡＮＤゲートＧ１８の出力は信号ｂ がＬになってもＧ１８＝“Ｌ”のまま変化しない。

【００２１】 次にＢv レジスタ９の値が２０になったとすると、ＮＯＲゲートＧ１４の出力 はＮＡＮＤゲートＧ１８の出力に関係なく“Ｈ”となるので、信号ｂ＝“Ｌ”と なったときにＧ１８＝“Ｈ”となる。またＢv レジスタ９の値が、２０、２１、 ２２と変化したときについては、前記と同様にＢv レジスタ９の値が２０のとき 信号ｂ＝“Ｌ”となるとＧ１４＝“１”（Ｇ１４＝“Ｈ”）、Ｂv レジスタ９の 値が２１のときＧ１４＝“１”（Ｇ１４＝“Ｈ”）、Ｂv レジスタ９の値が２２ のときＧ１４＝“０”（Ｇ１４＝“Ｌ”）となりＧ＝“Ｌ”となる。

【００２２】 ファインダスクリーンの明るさが輝度変調レベルの両側では明から暗の変化は Ｂv レジスタ９の値が２２、２１、２０と変化したときに対応し、Ｂv レジスタ ９の値が２１から２０に変化したときにはＮＯＲゲートＧ１４の出力が“Ｌ”→ “Ｈ”と変わる。ファインダスクリーンの明るさが暗→明と変化したときはＢv レジスタの値が２０、２１、２２と変化したしたときに対応し、Ｂv レジスタ９ の値が２１→２２に変わったときにＮＯＲゲートＧ１４の出力が“Ｈ”→“Ｌ” と変わる。Ｂv レジスタ９の値の差１はファインダ輝度変化１Ｅv に相当するの で、ＮＡＮＤゲートＧ１８の出力はファインダ内輝度値に対して１Ｅv のヒステ リシス幅を持ってコンパレートした結果となる。

【００２３】 表示情報レジスタ１１はＣＰＵ３から複数の表示データを受けとりメモリーし ている。表示情報レジスタ１１の出力は信号ｆによって切換り、ｆ＝“Ｈ”のと きには発光ダイオードＤ１〜Ｄ４の表示データが、ｆ＝“Ｌ”のときには発光ダ イオードＤ５〜Ｄ８の表示データが表示情報デコーダ回路１２に伝達され、表示 用データにデコードし、発光ダイオード点灯の時は“Ｈ”、消灯のときは“Ｌ” の信号がＳi 〜Ｓn に出力される。

【００２４】 一方表示回路１３において入力信号であるＮＡＮＤゲートＧ１８の出力、信号 ｅ、信号ｆはそれぞれ図６の６−１、６−３、６−２に対応する。このときのＡ ＮＤゲートＧ２１、Ｇ２２、Ｇ２３の出力論理を６−４、６−５、６−６に示す 。ここで６−５（Ｇ２２）が“Ｈ”のとき抵抗Ｒi を通してトランジスタＱＡに ベース電流が流れトランジスタＱＡがＯＮする。このとき発光ダイオードＤ５〜 Ｄ８が選択される。同時に信号ｆによって表示情報デコーダ回路１２からは発光 ダイオードＤ５〜Ｄ８の表示データが出力されており発光ダイオードＤ５〜Ｄ８ によって表示が行われる。同様に６−６（Ｇ２３）が“Ｈ”のときトランジスタ ＱＢがＯＮし、発光ダイオードＤ１〜Ｄ４に表示が行われる。

【００２５】 図６において６−５（Ｇ２２）、６−６（Ｇ２３）についてみると、発光ダイ オードＤ１〜Ｄ４、Ｄ５〜Ｄ８は交互に選択され点灯する。さらにＧ１８＝“Ｈ ”のときは発光ダイオード点灯時間は全体の２５％、Ｇ１８＝“Ｌ”のときは５ ０％であるので、Ｇ１８の“Ｈ”、“Ｌ”にしたがって発光ダイオードの表示は Ｇ１８＝“Ｈ”のとき暗く、Ｇ１８＝“Ｌ”のとき明るくファインダ内輝度に対 応して２段階の発光ダイオードの明るさが設定される。ＮＡＮＤゲートＧ１８の 出力はファインダ内輝度の変化に対してＢv レジスタ９の値が２１の前後で１Ｅ v のヒルテリシスを持っているので発光ダイオードの明るさの変化点は同様にヒ ルテリシスを持って変化する。

【００２６】 本実施例において輝度変調のヒルテリシス幅は１Ｅv としてあるが、１Ｅv で ある必要はなく、輝度変調を持たせたことによる表示のちらつきがでない程度以 上のヒルテリシス幅があれば良く、また輝度変調の明るさは２段階としてあるが 、これ以上としてもかまわない。

【００２７】

【考案の効果】

以上本考案によれば、カメラのファインダ内にＬＥＤなどの発光素子を用いて 各種の表示を行ない、表示の明るさをファインダ内輝度に対応させて発光素子の 明るさを段階的に変化させる表示手段を用いた場合のファインダ内輝度が発光素 子の明るさの変化点近くにあるときに、発光素子の明るさがファインダスクリー ンの微量な輝度の変化に対応して激しく変化し表示がちらついて見にくくなると いう欠点は解決され、見やすいファインダ表示が得られる。

【図面の簡単な説明】

【図１】本考案の一実施例を示すブロック図である。

【図２】同実施例の回路図である。

【図３】同実施例のクロック、Ｄ／Ａ変換回路など各部
の波形を示す図である。

【図４】同実施例のコンパレータ、タイミングパルス発
生回路など各部の波形を示す図である。

【図５】同実施例のＤ／Ａ変換回路、コンパレータなど
各部の波形を示す図である。

【図６】同実施例のディジタルヒステリシスコンパレー
タ回路、表示回路など各部の波形を示す図である。 １ 発振回路 ２ タイミングパルス発生回路 ３ ＣＰＵ（中央処理装置） ４ 光電変換回路 ５ コンパレータ ６ ラッチパルス回路 ７ ディジタル・アナログ変換回路（Ｄ／Ａ変換回路） ８ ８ビットバイナリアップカウンタ ９ Ｂv レジスタ １０ ディジタルヒステリシスコンパレータ回路 １１ 表示情報レジスタ １２ 表示情報デコーダ回路 １３ 表示回路

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 ファインダ内に少なくとも２組以上の表
   示素子を有するカメラにおいて、 上記ファインダ内の輝度を継続的に測定するファインダ
   内輝度測定装置と、 このファインダ内輝度測定手段が測定したファインダ内
   輝度を所定値と比較する比較手段と、 上記複数組の表示素子を異なる明るさで択一的に点灯す
   るとともに、上記比較手段の比較結果に応じて点灯する
   表示素子の組を切り換える表示回路と、 上記比較手段が、上記所定値にヒステリシスを持たせる
   コンパレータ回路を含むこと、を有することを特徴とす
   るカメラのファインダ内表示装置。
2. 【請求項２】 請求項１において、上記表示素子は２組
   であり、上記表示回路は、上記２組の表示素子を交互に
   点灯すること、を特徴とするカメラのファインダ内表示
   装置。