JPH045275B2 - - Google Patents
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- JPH045275B2 JPH045275B2 JP57054991A JP5499182A JPH045275B2 JP H045275 B2 JPH045275 B2 JP H045275B2 JP 57054991 A JP57054991 A JP 57054991A JP 5499182 A JP5499182 A JP 5499182A JP H045275 B2 JPH045275 B2 JP H045275B2
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- Japan
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- board
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- module
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- sensor
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistors, capacitors or inductors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- Parts Printed On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
- Manufacturing Of Printed Wiring (AREA)
Description
【発明の詳細な説明】
本発明は、セラミツク等を用いたハイブリツド
IC基板の寸法精度を自動判別するように構成し
た多数個取りハイブリツドIC基板に関するもの
である。
IC基板の寸法精度を自動判別するように構成し
た多数個取りハイブリツドIC基板に関するもの
である。
最近の電子機器の自動組立においては、商品の
小型化および高速化のために、その組立精度が要
求されている。
小型化および高速化のために、その組立精度が要
求されている。
セラミツクを用いたハイブリツドICは半導体
集積回路と小型化された個別部品（コンデンサ、
抵抗、コイル等のチツプ部品など）で構成される
が、その部品の精度は±0.2mm、また自動機での
マウント実装精度は±0.2mmであり、一方、マウ
ントされる基板の寸法精度は焼成条件に起因して
最大±1.0％である。したがつて、このような寸
法精度において、たとえば50.8mm角（２インチ）
基板を用いた多数個取りの場合、部品実装におい
て基板の±0.508mmの寸法差を許容しなければな
らず、自動組立による予め設定された場所へのプ
ログラム実装制御が出来なくなる欠点がある。ま
た、50.8mm角（２インチ）基板の場合、50.8±１
％の寸法誤差のため、最大51.31mm、最小0.29mm
の大きさとなり、差が約1.02mmになるが、所望の
パターン精度が0.2mm巾の場合、厚膜配線が不可
能になる欠点がある。
集積回路と小型化された個別部品（コンデンサ、
抵抗、コイル等のチツプ部品など）で構成される
が、その部品の精度は±0.2mm、また自動機での
マウント実装精度は±0.2mmであり、一方、マウ
ントされる基板の寸法精度は焼成条件に起因して
最大±1.0％である。したがつて、このような寸
法精度において、たとえば50.8mm角（２インチ）
基板を用いた多数個取りの場合、部品実装におい
て基板の±0.508mmの寸法差を許容しなければな
らず、自動組立による予め設定された場所へのプ
ログラム実装制御が出来なくなる欠点がある。ま
た、50.8mm角（２インチ）基板の場合、50.8±１
％の寸法誤差のため、最大51.31mm、最小0.29mm
の大きさとなり、差が約1.02mmになるが、所望の
パターン精度が0.2mm巾の場合、厚膜配線が不可
能になる欠点がある。
本発明は、上記欠点を解消することを目的とし
多数個取りハイブリツドIC基板上に厚膜抵抗体
の印刷と同じ材料（ペースト材料など）によつて
寸法精度別マークを形成することによつて、焼成
後の基板の寸法精度判別を光電素子などを用いて
自動的に検出し、基板の寸法に応じて自動組立が
実行でき、かつ不良モジユール基板を示すための
不良モジユール弁別用マークを形成することによ
り不良基板を避けて自動的に良品のみを実装でき
るようにしたものである。
多数個取りハイブリツドIC基板上に厚膜抵抗体
の印刷と同じ材料（ペースト材料など）によつて
寸法精度別マークを形成することによつて、焼成
後の基板の寸法精度判別を光電素子などを用いて
自動的に検出し、基板の寸法に応じて自動組立が
実行でき、かつ不良モジユール基板を示すための
不良モジユール弁別用マークを形成することによ
り不良基板を避けて自動的に良品のみを実装でき
るようにしたものである。
以下、本発明を電子センサーのモジユール基板
に実施した場合の一例について詳細に説明する。
第１図は、寸法精度判別マーク（以下サイズ判別
マークという）および不良モジユール弁別マーク
を入手によつて付した基板の一例の平面図、第２
図は、個別に分割した基板上にチツプ部品を実装
した状態を示す図である。第１図に於て、１は多
数個取りハイブリツドICセラミツク基板、２は
基板に実装させるセンサーモジユールで、50.8mm
角（２インチ）基板の場合、10個のセンサーモジ
ユールを同時に実装できる。10個のセンサーモジ
ユールには数字１〜10を付して示す。
に実施した場合の一例について詳細に説明する。
第１図は、寸法精度判別マーク（以下サイズ判別
マークという）および不良モジユール弁別マーク
を入手によつて付した基板の一例の平面図、第２
図は、個別に分割した基板上にチツプ部品を実装
した状態を示す図である。第１図に於て、１は多
数個取りハイブリツドICセラミツク基板、２は
基板に実装させるセンサーモジユールで、50.8mm
角（２インチ）基板の場合、10個のセンサーモジ
ユールを同時に実装できる。10個のセンサーモジ
ユールには数字１〜10を付して示す。
基板１には弁別用マークとして自動組組立機の
タイミング用マーク３が２個、サイズ判別マーク
４がＳ，Ｍ，Ｌの３個、さらに不良モジユール弁
別用のマーク５が数字１〜10で示す10個が設けら
れる。これらのマークは厚膜抵抗体の印刷と同ペ
ースト材料にて印刷される。６は印刷基準位置を
表わす。
タイミング用マーク３が２個、サイズ判別マーク
４がＳ，Ｍ，Ｌの３個、さらに不良モジユール弁
別用のマーク５が数字１〜10で示す10個が設けら
れる。これらのマークは厚膜抵抗体の印刷と同ペ
ースト材料にて印刷される。６は印刷基準位置を
表わす。
前記サイズ判別マーク４は、焼成後の基板寸法
がＬサイズ（51.31〜50.97mm）、Ｍサイズ（50.97
〜50.63mm）、Ｓサイズ（50.63〜50.29mm）の三つ
のどのサイズに相当するものであるかを判別する
ためのマークである。また前記不良モジユール弁
別用マーク５は、10個のモジユールのうち不良モ
ジユールの番号を示すためのものである。またタ
イミング用マーク３は、マークの長さの基準とマ
ーク間隔を示すためのものである。第１図におい
ては、この基板１がＭサイズであり、且つ４番目
のモジユールが不良であることを示している。
がＬサイズ（51.31〜50.97mm）、Ｍサイズ（50.97
〜50.63mm）、Ｓサイズ（50.63〜50.29mm）の三つ
のどのサイズに相当するものであるかを判別する
ためのマークである。また前記不良モジユール弁
別用マーク５は、10個のモジユールのうち不良モ
ジユールの番号を示すためのものである。またタ
イミング用マーク３は、マークの長さの基準とマ
ーク間隔を示すためのものである。第１図におい
ては、この基板１がＭサイズであり、且つ４番目
のモジユールが不良であることを示している。
以上の様にして基板１上にマーク３，４，５を
印刷形成することにより、チツプマウント時にこ
のマークを識別して基板１のサイズと不良モジユ
ール番号の識別をおこなうことができる。そして
サイズ識別後は、各サイズに合う３種のスクリー
印刷マスクを用いて厚膜印刷、部品実装をおこな
うことになる。この場合、基板サイズが３段階に
区分されて、各サイズの寸法公差が最大0.34mmと
なるため、パターン精度0.2mmの厚膜配線が充分
におこなえるようになる。
印刷形成することにより、チツプマウント時にこ
のマークを識別して基板１のサイズと不良モジユ
ール番号の識別をおこなうことができる。そして
サイズ識別後は、各サイズに合う３種のスクリー
印刷マスクを用いて厚膜印刷、部品実装をおこな
うことになる。この場合、基板サイズが３段階に
区分されて、各サイズの寸法公差が最大0.34mmと
なるため、パターン精度0.2mmの厚膜配線が充分
におこなえるようになる。
なお、Ｓ，Ｍ，Ｌの文字およびマークを厚膜抵
抗体の印刷と同時にパターン化することにより、
基板サイズの大小を容易に判別出来ると同時に自
動組立機で読み取ることが可能になる。又この例
ではモジユール部の不良を判別するマークが設け
られているため、不良モジユールに高価なIC、
および電子部品をマウントすることなく自動化す
ることができる。
抗体の印刷と同時にパターン化することにより、
基板サイズの大小を容易に判別出来ると同時に自
動組立機で読み取ることが可能になる。又この例
ではモジユール部の不良を判別するマークが設け
られているため、不良モジユールに高価なIC、
および電子部品をマウントすることなく自動化す
ることができる。
第２図は、基板にマウントされるチツプ部品と
厚膜抵抗体配線との位置関係を示し、個別に分割
したセラミツク等のモジユール１′上にあらかじ
め厚膜抵抗体配線７，７を施し、一方、良品のチ
ツプ部品８，８（例えばコンデンサ、抵抗など）
のみを取り出してこのモジユールにボンデイング
した状態を示している。
厚膜抵抗体配線との位置関係を示し、個別に分割
したセラミツク等のモジユール１′上にあらかじ
め厚膜抵抗体配線７，７を施し、一方、良品のチ
ツプ部品８，８（例えばコンデンサ、抵抗など）
のみを取り出してこのモジユールにボンデイング
した状態を示している。
次に第１図に示したサイズ判別マーク等を設け
た基板を判別する自動組立機の動作例をチツプマ
ウンタを例に取り説明する。第３図にチツプマウ
ンタの駆動回路例を、第４図に駆動回路のタイミ
ングチヤートを示す。第３図に於て、９，１０は
光電スイツチ等を用いてマーク、即ち、自動組立
機タイミング用マーク３、サイズ判別マーク４、
不良基板弁別マーク５を検出するセンサーであ
り、センサー９はタイミングマークを読み取る。
またセンサー１０はサイズ判別マーク、不良マー
クを読み取る。ここで、第１図の基板サイズがＭ
で、不良モジユールがNo.４である場合について説
明する。センサー９からの信号は第１図の基板１
の場合、15個の信号が出力される。この信号をカ
ウンタ１１の入力端子に導入し、カウンタの出力
はパルスの個数と対応した端子から信号が出力さ
れる。センサー１０は基板サイズ、不良モジユー
ル弁別マークを読み取るセンサーであるために、
センサー９の信号の個数が４個目（第４図参照）
にセンサー１０の信号が出力される。このとき、
アンド回路１２のゲートＭの入力条件が成立し、
この回路からの信号はチツプマウンタ１３のＸ―
Ｙテーブル駆動回路１４の入力に送られているた
めに基板サイズＭに対応してＸ―Ｙテーブルが移
動し、この状態にてチツプマウントされる。しか
し、センサー１０から２個目の信号が出力される
と（この時のセンサー９の出力信号の個数は９個
目、モジユールNo.４）モジユールNo.４に対応した
カウンタ出力とセンサー１０の出力とのアンド条
件が成立して、その出力がチツプマウンタ駆動禁
止回路１５に入力され、基板上にチツプマウント
されない。この駆動禁止回路１５の出力はＸ―Ｙ
テーブル駆動回路１６に入力され、Ｘ―Ｙテーブ
ルがモジユールNo.４からモジユールNo.５に対応し
た位置に移動していく。
た基板を判別する自動組立機の動作例をチツプマ
ウンタを例に取り説明する。第３図にチツプマウ
ンタの駆動回路例を、第４図に駆動回路のタイミ
ングチヤートを示す。第３図に於て、９，１０は
光電スイツチ等を用いてマーク、即ち、自動組立
機タイミング用マーク３、サイズ判別マーク４、
不良基板弁別マーク５を検出するセンサーであ
り、センサー９はタイミングマークを読み取る。
またセンサー１０はサイズ判別マーク、不良マー
クを読み取る。ここで、第１図の基板サイズがＭ
で、不良モジユールがNo.４である場合について説
明する。センサー９からの信号は第１図の基板１
の場合、15個の信号が出力される。この信号をカ
ウンタ１１の入力端子に導入し、カウンタの出力
はパルスの個数と対応した端子から信号が出力さ
れる。センサー１０は基板サイズ、不良モジユー
ル弁別マークを読み取るセンサーであるために、
センサー９の信号の個数が４個目（第４図参照）
にセンサー１０の信号が出力される。このとき、
アンド回路１２のゲートＭの入力条件が成立し、
この回路からの信号はチツプマウンタ１３のＸ―
Ｙテーブル駆動回路１４の入力に送られているた
めに基板サイズＭに対応してＸ―Ｙテーブルが移
動し、この状態にてチツプマウントされる。しか
し、センサー１０から２個目の信号が出力される
と（この時のセンサー９の出力信号の個数は９個
目、モジユールNo.４）モジユールNo.４に対応した
カウンタ出力とセンサー１０の出力とのアンド条
件が成立して、その出力がチツプマウンタ駆動禁
止回路１５に入力され、基板上にチツプマウント
されない。この駆動禁止回路１５の出力はＸ―Ｙ
テーブル駆動回路１６に入力され、Ｘ―Ｙテーブ
ルがモジユールNo.４からモジユールNo.５に対応し
た位置に移動していく。
以上説明したように本発明の多数個取りハイブ
リツドIC基板によれば、基板の焼成に起因する
バラツキに対し寸法公差の歩留りを100％程度の
高率にすることができる。また、基板上への厚膜
抵抗体印刷材料と同材料で判別マークを形成する
ため、マーク形成用の別材料が不要で、且つ抵抗
体印刷と同時に形成できる点がある。また、不良
モジユールを区別できるため、このモジユールに
部品をマウントしないことによつて、後工程の管
理と組立品の完成歩留りが向上する。さらに、完
全自動化が可能になり、高信頼性、高速実装を実
現できる利点がある。
リツドIC基板によれば、基板の焼成に起因する
バラツキに対し寸法公差の歩留りを100％程度の
高率にすることができる。また、基板上への厚膜
抵抗体印刷材料と同材料で判別マークを形成する
ため、マーク形成用の別材料が不要で、且つ抵抗
体印刷と同時に形成できる点がある。また、不良
モジユールを区別できるため、このモジユールに
部品をマウントしないことによつて、後工程の管
理と組立品の完成歩留りが向上する。さらに、完
全自動化が可能になり、高信頼性、高速実装を実
現できる利点がある。
第１図は寸法精度判別マークおよび不良モジユ
ール弁別マークを付した本発明に係るハイブリツ
ドIC基板の一例を示す平面図、第２図は個別に
分割したモジユール上にチツプ部品を実装した状
態を示す平面図、第３図はチツプマウンタの一例
の駆動回路構成図、第４図は駆動回路のタイミン
グチヤートを示す。 １：多数個取り基板、２：センサーモジユー
ル、３：自動組立機タイミング用マーク、４：サ
イズ判別マーク、５：不良モジユール弁別マー
ク、８：チツプ部品、９，１０：センサー、１
１：カウンタ、１２：アンド回路、１３：チツプ
マウンタ、１４，１６：Ｘ―Ｙテーブル駆動回
路、１５：チツプマウンタ駆動禁止回路。
ール弁別マークを付した本発明に係るハイブリツ
ドIC基板の一例を示す平面図、第２図は個別に
分割したモジユール上にチツプ部品を実装した状
態を示す平面図、第３図はチツプマウンタの一例
の駆動回路構成図、第４図は駆動回路のタイミン
グチヤートを示す。 １：多数個取り基板、２：センサーモジユー
ル、３：自動組立機タイミング用マーク、４：サ
イズ判別マーク、５：不良モジユール弁別マー
ク、８：チツプ部品、９，１０：センサー、１
１：カウンタ、１２：アンド回路、１３：チツプ
マウンタ、１４，１６：Ｘ―Ｙテーブル駆動回
路、１５：チツプマウンタ駆動禁止回路。
Claims (1)
- １ 複数個のモジユール基板を有し、それらの上
に厚膜抵抗の印刷後、半導体チツプもしくは電子
部品が実装される基板において、前記基板上に厚
膜抵抗体の印刷と同材料によつて基板の寸法精度
を判別するための寸法精度判別マークおよび不良
モジユール基板を示すための不良モジユール弁別
用マークを形成したことを特徴とする多数個取り
ハイブリツドIC基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054991A JPS58171846A (ja) | 1982-04-01 | 1982-04-01 | 多数個取りハイブリツドｉｃ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57054991A JPS58171846A (ja) | 1982-04-01 | 1982-04-01 | 多数個取りハイブリツドｉｃ基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171846A JPS58171846A (ja) | 1983-10-08 |
| JPH045275B2 true JPH045275B2 (ja) | 1992-01-30 |
Family
ID=12986114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57054991A Granted JPS58171846A (ja) | 1982-04-01 | 1982-04-01 | 多数個取りハイブリツドｉｃ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171846A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60153569U (ja) * | 1984-03-23 | 1985-10-12 | 富士通株式会社 | 印刷配線基板の認識構造 |
| JPS61212094A (ja) * | 1985-03-18 | 1986-09-20 | 日立コンデンサ株式会社 | 印刷配線板の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5635492A (en) * | 1979-08-29 | 1981-04-08 | Nippon Electric Co | Electronic circuit board |
| JPS5649158U (ja) * | 1979-09-21 | 1981-05-01 |
-
1982
- 1982-04-01 JP JP57054991A patent/JPS58171846A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58171846A (ja) | 1983-10-08 |
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