JPS6248859B2 - - Google Patents
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- Publication number
- JPS6248859B2 JPS6248859B2 JP58005210A JP521083A JPS6248859B2 JP S6248859 B2 JPS6248859 B2 JP S6248859B2 JP 58005210 A JP58005210 A JP 58005210A JP 521083 A JP521083 A JP 521083A JP S6248859 B2 JPS6248859 B2 JP S6248859B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- trace
- fetch
- instruction
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Advance Control (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は中央制御装置（以下CCと略称する）
の命令アドレスのトレース回路に関し、特に命令
の先行制御を行なうCCにおけるトレース方式に
関するものである。
の命令アドレスのトレース回路に関し、特に命令
の先行制御を行なうCCにおけるトレース方式に
関するものである。
(2) 従来技術と問題点
従来CCにおけるプログラムのトレースを行な
う方式として第１図に示すようにCC１から主記
憶装置（MM）２へ送出するアドレスを伝送する
メモリーアドレスバス（MAB）にトレース回路
３を接続し、MAB上のアドレスをトレース回路
３内のメモリーに格納する方式が存在する。この
トレース回路２内の内部ブロツク構成の１例を第
２図に示す。
う方式として第１図に示すようにCC１から主記
憶装置（MM）２へ送出するアドレスを伝送する
メモリーアドレスバス（MAB）にトレース回路
３を接続し、MAB上のアドレスをトレース回路
３内のメモリーに格納する方式が存在する。この
トレース回路２内の内部ブロツク構成の１例を第
２図に示す。
第２図において１１および１２はトレース範囲
を指定するレジスタであつて、１１はトレースの
開始アドレスを指定するレジスタSMSR
（Sample match start address register）、１２
はトレースの終了アドレスを指定するレジスタ
SMER（Sample match end address
register）、１３はトレース条件を指定するレジ
スタSCR（Sample control register）、１４はデ
ータ（アドレス情報）を格納するメモリ領域
STKのアドレスを格納するカウンタSPNT
（Stack pointe）である。１５はトレース範囲内
であり且つトレース条件を満足する主記憶装置の
アクセスアドレスを記憶するメモリースタツク
STK、１６，１７はトレース範囲であるか否か
を判定する判定回路（MATA、MATB）、１８は
メモリースタツク１５への書込みを制御する制御
回路（CTL）である。第２図に示すブロツク図
内のレジスタ１１，１２，１３，１４のフオーマ
ツトをそれぞれ第３図ａ，ｂ，ｃ，ｄに示す。
を指定するレジスタであつて、１１はトレースの
開始アドレスを指定するレジスタSMSR
（Sample match start address register）、１２
はトレースの終了アドレスを指定するレジスタ
SMER（Sample match end address
register）、１３はトレース条件を指定するレジ
スタSCR（Sample control register）、１４はデ
ータ（アドレス情報）を格納するメモリ領域
STKのアドレスを格納するカウンタSPNT
（Stack pointe）である。１５はトレース範囲内
であり且つトレース条件を満足する主記憶装置の
アクセスアドレスを記憶するメモリースタツク
STK、１６，１７はトレース範囲であるか否か
を判定する判定回路（MATA、MATB）、１８は
メモリースタツク１５への書込みを制御する制御
回路（CTL）である。第２図に示すブロツク図
内のレジスタ１１，１２，１３，１４のフオーマ
ツトをそれぞれ第３図ａ，ｂ，ｃ，ｄに示す。
つぎに第２図のブロツク図によりトレース回路
の動作を説明する。CCはまずリザルトバスRBS
を経由してトレース範囲をレジスタ１１および１
２に、トレース条件すなわちメモリースタツク１
５に格納するメモリアクセスの種別：オペランド
フエツチ（Ｐ Fetch）、オペランドストア（Ｐ
store）、インストラクシヨンフエツチ（Ｉ
Fetch）をレジスタ１３に設定し、スタツクポイ
ンタ１４にスタツク領域のアドレスとしてオール
“１”を設定する。つぎにレジスタ１３のトレー
ス実行ビツトＴを“１”とし、トレースすべきプ
ログラムを走らせればトレースを開始する。
の動作を説明する。CCはまずリザルトバスRBS
を経由してトレース範囲をレジスタ１１および１
２に、トレース条件すなわちメモリースタツク１
５に格納するメモリアクセスの種別：オペランド
フエツチ（Ｐ Fetch）、オペランドストア（Ｐ
store）、インストラクシヨンフエツチ（Ｉ
Fetch）をレジスタ１３に設定し、スタツクポイ
ンタ１４にスタツク領域のアドレスとしてオール
“１”を設定する。つぎにレジスタ１３のトレー
ス実行ビツトＴを“１”とし、トレースすべきプ
ログラムを走らせればトレースを開始する。
MABを経由して送られてくるメモリーアドレ
スＡがレジスタ１１の内容Ｂ、レジスタ１２の内
容Ｃに対して次の関係、 Ｂ≦Ａ＜Ｃ であり（即ち、アドレスＡがトレース範囲である
とき）、且つレジスタ１３に示すアクセス種別で
あれば制御回路（CTL）１８を起動する。
スＡがレジスタ１１の内容Ｂ、レジスタ１２の内
容Ｃに対して次の関係、 Ｂ≦Ａ＜Ｃ であり（即ち、アドレスＡがトレース範囲である
とき）、且つレジスタ１３に示すアクセス種別で
あれば制御回路（CTL）１８を起動する。
またそれ以外の場合にはCTL１８が起動され
ず、WEもSPNT＋１信号も発生しない。
ず、WEもSPNT＋１信号も発生しない。
第４図はレジスタ１１，１２，１３の内容が
SMSR＝100、SMER＝101、SCR＝8004（Ｉフエ
ツチ）の場合におけるアドレス、アクセス種別、
メモリアドレスバスMAB、判定回路MAT、スタ
ツクポインタSPNTおよびライトイネーブルWE
間の内容の相互関係を示す図であつて、CTLは
起動されるとスタツクポインタ（SPNT）１４の
内容を＋１したのちメモリースタツク１５に主記
憶装置MMへのアクセスアドレスを格納する。か
くのごとくして順次トレース範囲内のMMに対す
るアクセスアドレスをメモリースタツク１５に格
納する。トレースすべきプログラムの実行終了後
メモリースタツク１５の内容を読出せば実際にメ
モリーにアクセスしたアドレスが解る。
SMSR＝100、SMER＝101、SCR＝8004（Ｉフエ
ツチ）の場合におけるアドレス、アクセス種別、
メモリアドレスバスMAB、判定回路MAT、スタ
ツクポインタSPNTおよびライトイネーブルWE
間の内容の相互関係を示す図であつて、CTLは
起動されるとスタツクポインタ（SPNT）１４の
内容を＋１したのちメモリースタツク１５に主記
憶装置MMへのアクセスアドレスを格納する。か
くのごとくして順次トレース範囲内のMMに対す
るアクセスアドレスをメモリースタツク１５に格
納する。トレースすべきプログラムの実行終了後
メモリースタツク１５の内容を読出せば実際にメ
モリーにアクセスしたアドレスが解る。
このようにトレース回路を用いることによりソ
フトウエアのデバツクを容易に行なうことができ
る。しかし従来のまゝのトレース回路を２段先行
制御方式のCCに適用するには以下のごとき問題
点が存在する。
フトウエアのデバツクを容易に行なうことができ
る。しかし従来のまゝのトレース回路を２段先行
制御方式のCCに適用するには以下のごとき問題
点が存在する。
第５図ａは通常の命令実行方式のタイムチヤー
トを示し、図においてＩはインストラクシヨンフ
エツチサイクル、Ｘはインデクシングサイクル、
Ｐはオペランドフエツチサイクル、Ａは演算サイ
クルである。第５図ｂは各番地においてインスト
ラクシヨンフエツチを２段先行して制御する方式
を示す。すなわちインストラクシヨンフエツチは
１命令前に実行される。したがつてＮ番地がジヤ
ンプ命令の場合第５図から知られるようにＮ番地
実行時には既にＮ＋１番地のインストラクシヨン
フエツチが実行されているため、第６図のごとく
不用な番地Ｎ＋１へのアクセスが存在し、インス
トラクシヨンフエツチ（Ｉ Fetch）トレース時
必要のないアドレスがメモリースタツク内に格納
されることになる。ここでＮ＋１番地がトレース
範囲内であればＮ＋１番地が実行されたか否かは
非常に判定困難となる。この欠点を除くためには
ジヤンプ時のＩフエツチ、すなわち第６図のJ200
番地へのアクセスＩフエツチジヤンプ（JI）の前
のアクセスを無視する必要があり、従来は一且メ
モリーアクセスアドレスをバツフアレジスタに格
納しつぎのアクセス種別がJIであるときには判定
回路（MAT）信号を抑えることにより行つてい
たため多くのハードウエアを必要とした。
トを示し、図においてＩはインストラクシヨンフ
エツチサイクル、Ｘはインデクシングサイクル、
Ｐはオペランドフエツチサイクル、Ａは演算サイ
クルである。第５図ｂは各番地においてインスト
ラクシヨンフエツチを２段先行して制御する方式
を示す。すなわちインストラクシヨンフエツチは
１命令前に実行される。したがつてＮ番地がジヤ
ンプ命令の場合第５図から知られるようにＮ番地
実行時には既にＮ＋１番地のインストラクシヨン
フエツチが実行されているため、第６図のごとく
不用な番地Ｎ＋１へのアクセスが存在し、インス
トラクシヨンフエツチ（Ｉ Fetch）トレース時
必要のないアドレスがメモリースタツク内に格納
されることになる。ここでＮ＋１番地がトレース
範囲内であればＮ＋１番地が実行されたか否かは
非常に判定困難となる。この欠点を除くためには
ジヤンプ時のＩフエツチ、すなわち第６図のJ200
番地へのアクセスＩフエツチジヤンプ（JI）の前
のアクセスを無視する必要があり、従来は一且メ
モリーアクセスアドレスをバツフアレジスタに格
納しつぎのアクセス種別がJIであるときには判定
回路（MAT）信号を抑えることにより行つてい
たため多くのハードウエアを必要とした。
(3) 発明の目的
本発明はかゝる従来技術の欠点にかんがみ従来
のトレース回路に大きな変更を必要とせず先行制
御方式のCCに適合するトレース回路を提供する
ことを目的とする。
のトレース回路に大きな変更を必要とせず先行制
御方式のCCに適合するトレース回路を提供する
ことを目的とする。
(4) 発明の構成
この目的は本発明によれば順次命令を先取りす
る先行制御方式の中央制御装置に接続するトレー
スアドレス範囲を指定する第１のレジスタ、トレ
ース条件を指定する第２のレジスタ、トレース範
囲内であり且つトレース条件を満足する時＋１す
るアドレスカウンタとトレース範囲内であり且つ
トレース条件を満足するとき主記憶装置へのアク
セスアドレスを前記アドレスカウンタの示すアド
レスに格納するメモリを有するトレース回路であ
つて、ジヤンプ先の命令をフエツチする前に実行
した命令フエツチが先に命令フエツチを行つたア
ドレスに連続する次のアドレスをフエツチする命
令フエツチであり且つトレース範囲内のアドレス
にアクセスしたものである時前記アドレスカウン
タの＋１クロツクを無視して且つ前記メモリにラ
イトエネーブル信号を送出し前記メモリにつぎの
アドレスを格納する手段を有し、順次命令を２段
以上先行制御するように構成したことを特徴とす
るアドレストレース方式を提供することによつて
達成される。
る先行制御方式の中央制御装置に接続するトレー
スアドレス範囲を指定する第１のレジスタ、トレ
ース条件を指定する第２のレジスタ、トレース範
囲内であり且つトレース条件を満足する時＋１す
るアドレスカウンタとトレース範囲内であり且つ
トレース条件を満足するとき主記憶装置へのアク
セスアドレスを前記アドレスカウンタの示すアド
レスに格納するメモリを有するトレース回路であ
つて、ジヤンプ先の命令をフエツチする前に実行
した命令フエツチが先に命令フエツチを行つたア
ドレスに連続する次のアドレスをフエツチする命
令フエツチであり且つトレース範囲内のアドレス
にアクセスしたものである時前記アドレスカウン
タの＋１クロツクを無視して且つ前記メモリにラ
イトエネーブル信号を送出し前記メモリにつぎの
アドレスを格納する手段を有し、順次命令を２段
以上先行制御するように構成したことを特徴とす
るアドレストレース方式を提供することによつて
達成される。
(5) 発明の実施例
以下本発明にかゝる回路方式の実施例について
図面を参照しつゝ詳細に説明する。
図面を参照しつゝ詳細に説明する。
本発明の要点はＩフエツチジヤンプアクセスの
前のアクセスがＩアクセスで、且つトレース範囲
内でトレース条件が成立している場合スタツクポ
インタ（SPNT）の＋１カウントを停止すること
により不要なアクセスを無視しそのＩフエツチジ
ヤンプアクセスのアドレスをメモリースタツク
（STK）に格納する点にあり、第７図は本発明の
実施例を第８図はそのタイムチヤートを示す。第
８図のタイムチヤートはトレース開始アドレス
SMSR＝100、終了アドレスSMER＝110、条件レ
ジスタSCR＝8004（Ｉフエツチ）の場合につい
て示す。第７図の回路は従来の回路のタイミング
回路２９に３入力のナンド回路２１と２個のフリ
ツプフロツプ２２，２３と３個のアンド回路２
４，２６，２７と２個のオア回路２５，２８とゲ
ート回路３０を付加したものである。
前のアクセスがＩアクセスで、且つトレース範囲
内でトレース条件が成立している場合スタツクポ
インタ（SPNT）の＋１カウントを停止すること
により不要なアクセスを無視しそのＩフエツチジ
ヤンプアクセスのアドレスをメモリースタツク
（STK）に格納する点にあり、第７図は本発明の
実施例を第８図はそのタイムチヤートを示す。第
８図のタイムチヤートはトレース開始アドレス
SMSR＝100、終了アドレスSMER＝110、条件レ
ジスタSCR＝8004（Ｉフエツチ）の場合につい
て示す。第７図の回路は従来の回路のタイミング
回路２９に３入力のナンド回路２１と２個のフリ
ツプフロツプ２２，２３と３個のアンド回路２
４，２６，２７と２個のオア回路２５，２８とゲ
ート回路３０を付加したものである。
第８図のタイムチヤートｂにおいてJIアクセス
の前のアクセスＩがトレース条件の成立したアク
セスである場合はゲート２１の出力が“０”とな
つた後NIF／Ｆ２２が同図ｄのようにセツトされ
る。その結果、次のJI命令において同図ｅのごと
くフリツプフロツプ２３をセツトしその出力によ
りゲート回路３０によつてスタツクポインタの＋
１クロツクを抑止し且つメモリスタツクへライト
エネーブル信号を送出する。第８図ｆ，ｇはこの
状態を示し、ｆにおいて３１は無視された＋１ク
ロツクである。
の前のアクセスＩがトレース条件の成立したアク
セスである場合はゲート２１の出力が“０”とな
つた後NIF／Ｆ２２が同図ｄのようにセツトされ
る。その結果、次のJI命令において同図ｅのごと
くフリツプフロツプ２３をセツトしその出力によ
りゲート回路３０によつてスタツクポインタの＋
１クロツクを抑止し且つメモリスタツクへライト
エネーブル信号を送出する。第８図ｆ，ｇはこの
状態を示し、ｆにおいて３１は無視された＋１ク
ロツクである。
したがつてメモリースタツク内には一旦アドレ
ス“102”が書込まれても、次のJIでSPNT＋１
が実行されないため、アドレス“200”が上書き
されるので、先行して読出されたアドレス
“102”は格納されずに次のアドレス“200”が格
納される。このようにして不用なアドレスへのＩ
フエツチアドレスを無視する。通常、ジヤンプ命
令で分岐した先がトレース範囲内であれば、以降
その分岐後のアドレスをトレースしていく。尚、
こゝで格納したアドレス“200”はトレース範囲
外であるが、トレース範囲内からトレース範囲外
へのジヤンプが発生したことを明確にすることが
できるため有効である。
ス“102”が書込まれても、次のJIでSPNT＋１
が実行されないため、アドレス“200”が上書き
されるので、先行して読出されたアドレス
“102”は格納されずに次のアドレス“200”が格
納される。このようにして不用なアドレスへのＩ
フエツチアドレスを無視する。通常、ジヤンプ命
令で分岐した先がトレース範囲内であれば、以降
その分岐後のアドレスをトレースしていく。尚、
こゝで格納したアドレス“200”はトレース範囲
外であるが、トレース範囲内からトレース範囲外
へのジヤンプが発生したことを明確にすることが
できるため有効である。
かくのごとく本発明は僅かの素子の追加により
バツフアレジスタを追加したのと同等な効果が得
られる。なお本発明は無視する＋１クロツクの数
を先行制御の段数に応じて変更することにより２
段以上の先行制御方式にも適用可能でありまたト
レース回路はアドレスストツプ／トラツプ回路と
しても利用できる。
バツフアレジスタを追加したのと同等な効果が得
られる。なお本発明は無視する＋１クロツクの数
を先行制御の段数に応じて変更することにより２
段以上の先行制御方式にも適用可能でありまたト
レース回路はアドレスストツプ／トラツプ回路と
しても利用できる。
(6) 発明の効果
以上詳細に説明したごとく、本発明は従来のト
レース回路に大きな変更を必要とせずに先行制御
方式のCCに適用するトレース回路を提供でき、
特にジヤンプ命令等におけるトレース時、不要な
データの収集をなくすることができ、トレース作
業上、極めて有効である。
レース回路に大きな変更を必要とせずに先行制御
方式のCCに適用するトレース回路を提供でき、
特にジヤンプ命令等におけるトレース時、不要な
データの収集をなくすることができ、トレース作
業上、極めて有効である。
第１図はトレース回路の接続構成図、第２図は
トレース回路の内部ブロツク構成図、第３図は第
２図における各種レジスターのフオーマツトを示
す図、第４図はトレース回路のトレース動作を示
すタイムチヤート、第５図はトレース回路の命令
実行タイムチヤート、第６図はジヤンプ命令タイ
ムチヤート、第７図は本発明にかゝる回路の実施
例、第８図は第７図における実施例のジヤンプ命
令のタイムチヤートをそれぞれ示す。 図面において２１は３入力ナンド回路、２２，
２３はフリツプフロツプ回路、２４，２６，２７
はアンド回路、２５，２８はオア回路、３０はゲ
ート回路をそれぞれ示す。
トレース回路の内部ブロツク構成図、第３図は第
２図における各種レジスターのフオーマツトを示
す図、第４図はトレース回路のトレース動作を示
すタイムチヤート、第５図はトレース回路の命令
実行タイムチヤート、第６図はジヤンプ命令タイ
ムチヤート、第７図は本発明にかゝる回路の実施
例、第８図は第７図における実施例のジヤンプ命
令のタイムチヤートをそれぞれ示す。 図面において２１は３入力ナンド回路、２２，
２３はフリツプフロツプ回路、２４，２６，２７
はアンド回路、２５，２８はオア回路、３０はゲ
ート回路をそれぞれ示す。
Claims (1)
- １ 順次命令を先取りする先行制御方式の中央制
御装置１に接続するトレースアドレス範囲を指定
する第１のレジスタ１１，１２、トレース条件を
指定する第２のレジスタ１３、トレース範囲内で
あり且つトレース条件を満足する時＋１するアド
レスカウンタ１４とトレース範囲内であり且つト
レース条件を満足するとき主記憶装置２へのアク
セスアドレスを前記アドレスカウンタの示すアド
レスに格納するメモリを有するトレース回路３で
あつて、ジヤンプ先の命令をフエツチ（JIフエツ
チ）する前に実行した命令フエツチが先に命令フ
エツチを行つたアドレスに連続する次のアドレス
をフエツチする命令フエツチ（Ｉフエツチ）であ
り且つトレース範囲内のアドレスにアクセスした
ものである時前記アドレスカウンタの＋１クロツ
クを無視して且つ前記メモリにライトエネーブル
信号を送出し前記メモリにつぎのアドレスを格納
する手段を有し、順次命令を２段以上先行制御す
るように構成したことを特徴とするアドレストレ
ース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005210A JPS59132046A (ja) | 1983-01-18 | 1983-01-18 | アドレストレ−ス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58005210A JPS59132046A (ja) | 1983-01-18 | 1983-01-18 | アドレストレ−ス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132046A JPS59132046A (ja) | 1984-07-30 |
| JPS6248859B2 true JPS6248859B2 (ja) | 1987-10-15 |
Family
ID=11604827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58005210A Granted JPS59132046A (ja) | 1983-01-18 | 1983-01-18 | アドレストレ−ス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132046A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57209547A (en) * | 1981-06-19 | 1982-12-22 | Hitachi Ltd | Collecting device for program executing carrier information |
-
1983
- 1983-01-18 JP JP58005210A patent/JPS59132046A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132046A (ja) | 1984-07-30 |
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