JPH0455948A - コンピュータプログラムトレース装置におけるダミーサイクル検出方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はコンピュータプログラムトレース装置におけ
るダミーサイクル検出方式に関し、詳しくは、コンピュ
ータのダミーサイクルを検出し、該ダミーサイクルにお
ける該コンピュータのアドレスバス信号を除外して正確
な通過アドレストレースを行うことができるようにした
ものである。

〔従来の技術〕

コンピュータプログラムの検査評価を行ない。

その誤りを正す作業すなわちデバッグを行なうためには
、プログラムテストを行なう必要がある。

プログラムテストの１つとして１通過アドレストレース
テストが従来より知られている０通過アドレストレース
テストとは、基本的には、コンピュータによって検査対
象たるプログラムを実行させ、この実行中のアドレス情
報を順次取り込んで記録（トレース）することからなっ
ている。実際に逐次実行されたアドレス情報つまり通過
アドレス情報を記録する手法としては、トレースメモリ
におけるアドレスをプログラムアドレスに対応させ、プ
ログラム通過アドレスに対応するトレースメモリのアド
レスに通過を示すデータ（例えばビットｇｒ　１″）を
書き込むことが行なわオむる（特許第１１３４３６７号
参照）。

単純な通過アドレスのトレースのみでは、プログラムの
分岐点において分岐成立したのか分岐不成立であったの
かが判らない。そこで、本出願人の出願に関わる特願昭
５９−１９９３６７号（特開昭６１−７７９４３号）に
おいては５分岐成立したのか分岐不成立であったのかを
通過アドレスの連続性に基づき判定し、この判定結果に
応じて、分岐成立に関するトレースデータと分岐不成立
に関するトレースデータをそれぞれ作成し、別々に記憶
することが開示されている。

また、トレースデータを評価するために、カバレージ（
網羅率）を算出し、算出したカバレージをテスト結果を
定ｉ的に示す尺度（指Ｓ）として使用することも行なわ
れている。

〔発明が解決しようとする課題〕

ところで、被測定コンピュータにおけるバスサイクル状
態には、実際にメモリのアドレスをアクセスしたりＩ１
０領域をアクセスしたりする有効バスサイクルと、実際
のアクセスは行われていないダミーサイクルとがある。

ダミーサイクルが有効バスサイクルの間でサイクリック
に現われるような場合は、これを正確に検出して通過ア
ドレストレースから排除する必要がある。何故ならばダ
ミーサイクルのときのアドレスバス信号を有効バスサイ
クルのアドレスバス信号と同等にトレースしたのでは次
のような問題が生じるからである。

ａ）通過アドレスの連続性が判断できなくなるので、上
述のような分岐成立／不成立の判定が困難になる。

ｂ）同一アドレス情報が持続する場合であってもそれが
ダミーサイクルによって分断されてしまうことにより、
持続する同一アドレス情報をデータ圧縮して記録するこ
とができなくなるので不経済である。

Ｃ）ダミーサイクルのときのアドレスバス信号をもトレ
ースしてしまうと、トレースメモリが無駄に費やされて
しまい、有効バスサイクルのアドレスバス信号を記録す
るスペースが減少してしまう。

これらの不都合は、バスサイクル識別信号をコンピュー
タの側から出力するタイプのものにあっては、トレース
装置側でこのバスサイクル識別信号に基づきダミーサイ
クルを検出すればよいので、比較的容易に解決できる。

しかし、バスサイクル識別信号を出力しないタイプのコ
ンピュータの場合は、上記問題点を解決することができ
ない。

この発明は上述の点に鑑みてなされたもので、バスサイ
クル識別信号を出力しないタイプのコンピュータに適用
する場合であっても容易にダミーサイクルを検出し得る
ようにすることにより、上記種々の問題点を解決するこ
とができるようにしたコンピュータプログラムトレース
装置におけるダミーサイクル検出方式を提供しようとす
るものである。

〔課題を解決するための手段〕

この発明に係るダミーサイクル検品方式は、コンピュー
タのアドレスバスから取り出した信号をプルアップ抵抗
を介して受信する受信回路と、前記受信回路の出力が全
ビット能動レベルのときダミーサイクル信号を出力し、
該ダミーサイクル信号に対応して前記アドレスバスに現
われた信号を前記コンピュータの通過アドレス情報とし
てトレースすることを禁止するダミーサイクル検出回路
とを具えたものである。

〔作　　用〕

コンピュータのアドレスバスの信号レベル状態は３状態
であり、有効バスサイクルではアドレス信号の値に応じ
てハイレベル（“１″）又はローレベル（１′ｏ”）の
状態をとるが、ダミーサイクルではフローティング状態
となる。そこで、この発明では、コンピュータのアドレ
スバスから取り出した信号をプルアップ抵抗を介して受
信する。

そうすると、アドレスバスがフローティング状態のとき
は、プルアップ抵抗によってハイレベルフまり能動レベ
ルの信号として受信される。ダミーサイクルではアドレ
スバスの全ビットがフローティング状態であるから、能
動レベルへのプルアップにより、受信回路の出力が全ビ
ット能動レベルとなる。これにより、受信回路の出力が
全ビット能動レベルのときダミーサイクルを検品するこ
とができるので、そのときダミーサイクル信号を出力す
る。このダミーサイクル信号によって、アドレスバスに
現われた信号をコンピュータの通過アドレス情報として
トレースすることを禁止することにより、上述の問題点
ａ　”　ｃを解決することができる。

〔実施例〕

以下、添付図面を参照してこの発明の一実施例を詳細に
説明しよう。

第１図において、被測定装置１はコンピュータによって
制御さ才しるものであり、そのコンピュータとしては例
えばマイクロプロセッサ２が使用されている。プログラ
ムトレーサ３は、マイクロプロセッサ２のアドレスバス
からアドレスバスケーブル４を介して該マイクロプロセ
ッサ２において実行中のプログラムのアドレス情報を逐
次入力し。

所要のコンピュータプログラムトレース処理を行う。こ
の場合、マイクロプロセッサ２のアドレスバスの信号状
態がアドレスバスケーブル４を介してそのままプログラ
ムトレーサ３に与えられる。

従って、マイクロプロセッサ２のダミーサイクルにおけ
るアドレスバス信号状態もそのままアドレスバスケーブ
ル４を介してプログラムトレーサ３に与えられる６ダミ
ーサイクルにおけるアドレスバス信号状態は、全ビット
がフローティング状態つまりトライステートレベルであ
る。これに対して、有効バスサイクルでは、アドレス信
号の値に応じて各ビットがハイレベル（”　１　”　）
又はローレベル（′０”）のいすかの状態となる。

プログラムトレーサ３の側では、受信回路５においてア
ドレスバスケーブル４の信号を受信する。

受信回路５はプルアップ抵抗６と受信アンプ素子７とを
各ビット毎に具えるものである。プルアップ抵抗６を設
けたことにより、アドレスバスケーブル４の信号レベル
がハイレベル（１”）又はローレベル（０”）のビット
ではそのままハイレベル（１”）又はローレベル（“０
”）のビット信号がそれに対応する受信アンプ素子７に
与えられるが、アドレスバスケーブル４の信号レベルが
フローティング状態つまりトライステートレベルのビッ
トでは、ハイレベル（“１”）のビット信号がそれに対
応する受信アンプ素子７に与えられる。

受信回路５の出力は、通過アドレストレース族に８とダ
ミーサイクル検出回路９に入力される。

通過アドレストレース族ＦＬ８では、受信回路５から与
えられる信号を、被測定マイクロプロセッサ２で実行中
のアドレス情報として逐次取り込み、これを記録（トレ
ース）する。例えば、この通過アドレストレース装置８
が、プログラムの通過アドレスに応じて分岐成立または
分岐不成立に関するトレースデータを作成し、記憶する
ものであるとすると、アドレス連続性判定部８１と読み
書き可能なメモリ８２．８３を有する。アドレス連続性
判定部８１では、受信回路５から与えられる通過アドレ
ス情報の連続性を判定し、連続のとき分岐不成立と判定
し、不連続のとき分岐成立と判定する。メモリ８２は分
岐成立に関するトレースデータを記憶するものであり、
そのアドレスがプログラムアドレスに対応しており１分
岐成立と判定されたアドレスにおいて１”を書き込み、
それ以外のアドレスにおいてパ０”を書き込む、メモリ
８３は分岐不成立に関するトレースデータを記憶するも
のであり、そのアドレスがプログラムアドレスに対応し
ており、分岐不成立と判定されたアドレスにおいて１１
”を書き込み、それ以外のアドレスにおいてＲＯ１７を
書き込む、なお、この通過アドレストレース装置８は、
上記に限らず。

その他の構成のものであってもよい。

ダミーサイクル検出回路９では、受信回路５の出力が全
ビット能動レベルつまりこの例ではハイレベル（１１１
”）のときダミーサイクル信号ＤＣを出力し、このダミ
ーサイクル信号ＤＣを通過アドレストレース族［８に与
え、該ダミーサイクル信号ＤＣに対応して前記アドレス
バスに現われた信号をコンピュータの通過アドレス情報
としてトレースすることを禁止する。ダミーサイクル検
出回路９の一例は第２図に示すように、全ビットの受信
アンプ素子７の出力を入力したアンドゲート９１からな
り、受信回路５の出力が全ビットハイレベル（“１“）
のときダミーサイクル信号ＤＣとしてハイレベル（１”
）信号を出力する。

前述のように、マイクロプロセッサ２のダミーサイクル
におけるアドレスバス信号状態は、全ビットがフローテ
ィング状態つまりトライステートレベルであるから、プ
ルアップ抵抗６のプルアップにより、全ビットの受信ア
ンプ素子７にハイレベル（１″）信号が入力され、その
出力としてダミーサイクル検出回路９に与えられる信号
が全ビットハイレベル（“１”）となる、従ってマイク
ロプロセッサ２のダミーサイクルのとき、ダミーサイク
ル信号ＤＣがハイレベル（“１”）となり、これに対応
して通過アドレストレース族［８に入力されるアドレス
バス信号は無効なものであるため、これが通過アドレス
情報として通過アドレストレース装置８においてトレー
スすることが禁止される。

なお、有効バスサイクルにおいてアドレス信号が全ビッ
トハイレベル（１”）となったときは、ダミーサイクル
でないにもかかわらず、ダミーサイクル信号ＤＣが出力
されてしまうが、そのようなことはほとんど希であるの
で特に問題ない。また、オール“１”のアドレスをベク
タアドレスとして使用するプロセッサも中にはあるが、
その場合は１前後のアドレスバスの信号状態からベクタ
アドレスであることを判定することができるので。

ダミーサイクル検出回路９をそのように構成すれば対処
できる。

なお、上記では能動レベルをハイレベル（”ｌ”）とし
て説明したが、その逆にローレベル（０”）を能動レベ
ルとするものであってもよい。

また、通過アドレストレース装置８に与えるアドレスバ
ス信号は、プルアップ抵抗６によりプルアップしないも
のであってもよい。

〔発明の効果〕

以上の通り、この発明によれば、アドレスバスの信号を
プルアップ抵抗を介して受信し、受信信号の全ビットが
能動レベルであるときダミーサイクルであることを検出
するようにしたので、ダミーサイクルのときのアドレス
バス信号を除外して、有効バスサイクルのアドレスバス
信号のみを正確にトレースすることができるようになる
。という優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図におけるダミーサイクル検出回路の一例を示す
ブロック図、である。 １・・・被測定装置、２・・・マイクロプロセッサ、３
・・・プログラムトレーサ、４・・・アドレスバスケー
ブル、５・・・受信回路、６・・・プルアップ抵抗、７
・・・受信アンプ素子、８・・・通過アドレストレース
装置、９・・・ダミーサイクル検出回路。

Claims (1)

1. 【特許請求の範囲】 コンピュータにおいて実行中のプログラムのアドレス情
   報を逐次入力し、該プログラムの通過アドレスをトレー
   スするコンピュータプログラムトレース装置において、 前記コンピュータのアドレスバスから取り出した信号を
   プルアップ抵抗を介して受信する受信回路と、 前記受信回路の出力が全ビット能動レベルのときダミー
   サイクル信号を出力し、該ダミーサイクル信号に対応し
   て前記アドレスバスに現われた信号を前記コンピュータ
   の通過アドレス情報としてトレースすることを禁止する
   ダミーサイクル検出回路と を具えたコンピュータプログラムトレース装置における
   ダミーサイクル検出方式。