JPH0456165A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH0456165A JPH0456165A JP2162799A JP16279990A JPH0456165A JP H0456165 A JPH0456165 A JP H0456165A JP 2162799 A JP2162799 A JP 2162799A JP 16279990 A JP16279990 A JP 16279990A JP H0456165 A JPH0456165 A JP H0456165A
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
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- H10P14/3452—Microstructure
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
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- H10P32/30—Diffusion for doping of conductive or resistive layers
- H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶装置（ＤＲＡＭ）、その中でも特に
ゲインセル構造（ＴＩＴＥ ＲＡＭセルとも称す）の
装置の構造および製造方法に関するものである。
ゲインセル構造（ＴＩＴＥ ＲＡＭセルとも称す）の
装置の構造および製造方法に関するものである。
（従来の技術）
従来、ＤＲＡＭメモリセルの構造としては周知のように
スタック型のキャパシタが用いられていた。しかし、こ
の構造ではキャパシタが受動素子のため増幅作用がない
ので、素子の微細化に伴うセル面積の縮小により信号電
荷量が低下し、信号電圧の低下を招（。その解決策とし
て近来メモリセル自体に増幅作用をもつゲインセルが普
及してきた。その回路、構造の例を記載した文献として
は例えば、ＮＩＫＫＥＩ ＥＬＥＣＴＯＲＯＮＩＣ５（
１９８５−１０−７１Ｐ２６２−２６６、Ｈ，５ｈｉｃ
ｈｉｊｏ ｅｔ、ａｌ、”ＴＩＴＥ ＲＡＭ：Ａ ＮＥ
ＷＳＯＩ ＤＲＡＭ Ｇａ１ｎ Ｃｅ１ｌ ｆｏｒ Ｍ
ｂｉｔ ＤＲＡＭ’ｓ″Ｅｘｔ、Ａｂｓ。
スタック型のキャパシタが用いられていた。しかし、こ
の構造ではキャパシタが受動素子のため増幅作用がない
ので、素子の微細化に伴うセル面積の縮小により信号電
荷量が低下し、信号電圧の低下を招（。その解決策とし
て近来メモリセル自体に増幅作用をもつゲインセルが普
及してきた。その回路、構造の例を記載した文献として
は例えば、ＮＩＫＫＥＩ ＥＬＥＣＴＯＲＯＮＩＣ５（
１９８５−１０−７１Ｐ２６２−２６６、Ｈ，５ｈｉｃ
ｈｉｊｏ ｅｔ、ａｌ、”ＴＩＴＥ ＲＡＭ：Ａ ＮＥ
ＷＳＯＩ ＤＲＡＭ Ｇａ１ｎ Ｃｅ１ｌ ｆｏｒ Ｍ
ｂｉｔ ＤＲＡＭ’ｓ″Ｅｘｔ、Ａｂｓ。
１６ｔｈ、ｃｏｎｆ、ｏｎ ５ｏｌｉｄ ５ｔａｔｅ
Ｄｅｖｉｃｅｓ ＆ ＭａｔｅｒｉａｌｓＫｏｂｅ、
１９８４、Ｐ２Ｓ５−２６８などがある。
Ｄｅｖｉｃｅｓ ＆ ＭａｔｅｒｉａｌｓＫｏｂｅ、
１９８４、Ｐ２Ｓ５−２６８などがある。
その文献にも記載されているが、従来のゲインセルの構
造を第３図に示す。第４図はその回路図でありこれは従
来も本発明も同じである。
造を第３図に示す。第４図はその回路図でありこれは従
来も本発明も同じである。
公知の構造であるから、詳細な説明は省略するが、酸化
膜３２上に形成された冨き込みトランジスタの多結晶シ
リコンＭＯ５ＦＥＴ３４と読み出しトランジスタ（セン
ス用トランジスタ）である通常のバルクＭ ＯＳ Ｆ
Ｅ Ｔ ３３とから成る。両トランジスタはｎチャンネ
ルであるが、多結晶チャンネル部はｐ型注入、無注入、
薄いｎ型注入の何れでもできる。このセルはまた読み出
し、書き込みのワード線３６．３９（電極といってもよ
い）と、読み出し、書き込みのビット線３７．４０を有
し、読み出しワード線３６と読み已しトランジスタ３３
との間に電荷蓄積層３５がある。つまりこのセル構造は
２個のトランジスタと１個のキャパシタから成り、第４
図の回路を構成している。
膜３２上に形成された冨き込みトランジスタの多結晶シ
リコンＭＯ５ＦＥＴ３４と読み出しトランジスタ（セン
ス用トランジスタ）である通常のバルクＭ ＯＳ Ｆ
Ｅ Ｔ ３３とから成る。両トランジスタはｎチャンネ
ルであるが、多結晶チャンネル部はｐ型注入、無注入、
薄いｎ型注入の何れでもできる。このセルはまた読み出
し、書き込みのワード線３６．３９（電極といってもよ
い）と、読み出し、書き込みのビット線３７．４０を有
し、読み出しワード線３６と読み已しトランジスタ３３
との間に電荷蓄積層３５がある。つまりこのセル構造は
２個のトランジスタと１個のキャパシタから成り、第４
図の回路を構成している。
回路動作は詳しく述べるまでもないが、書き込みは書き
込みビット線４０上のｒｌＪ又は「０」のデータが書き
込みトランジスタ３４を通して電荷蓄積層３５に書き込
まれる。無情この場合ワード線３６．３９は正の高電位
としである。書き込み後このトランジスタ３９をオフし
て電荷蓄積層３５（読み部しトランジスタ３３のゲート
電極でもある）は電気的に浮遊する。
込みビット線４０上のｒｌＪ又は「０」のデータが書き
込みトランジスタ３４を通して電荷蓄積層３５に書き込
まれる。無情この場合ワード線３６．３９は正の高電位
としである。書き込み後このトランジスタ３９をオフし
て電荷蓄積層３５（読み部しトランジスタ３３のゲート
電極でもある）は電気的に浮遊する。
読み出しのときには、読み出しワード線３６だけに駆動
電圧を加えると、容量結合によって読み出しトランジス
タ３３のゲート電極電位が上がりデータの判別（「１」
か「０」）ができる。
電圧を加えると、容量結合によって読み出しトランジス
タ３３のゲート電極電位が上がりデータの判別（「１」
か「０」）ができる。
構造的にはＥＦＲＯＭのフローティングゲルトに多結晶
シリコントランジスタがつながったような形と言える。
シリコントランジスタがつながったような形と言える。
（発明が解決しようとする課題）
しかしながら、前述の構造では多結晶シリコンのトラン
ジスタを用いているため（書き込みトランジスタ）、リ
ーク電流による電荷保持時間の低下やモビリティ低下に
よる書き込み時間の低下などの特性劣化が発生する。ま
た特性変動を起こさないようにするにはプロセス条件の
設定が非常に難しい。
ジスタを用いているため（書き込みトランジスタ）、リ
ーク電流による電荷保持時間の低下やモビリティ低下に
よる書き込み時間の低下などの特性劣化が発生する。ま
た特性変動を起こさないようにするにはプロセス条件の
設定が非常に難しい。
本発明はこのような特性劣化を起こさない構造とその製
法を提供するものである。
法を提供するものである。
（課題を解決するための手段）
前述の課題を解決するため、本発明は書き込みトランジ
スタを単結晶シリコン上に横方向固相エビクキシャル成
長法による単結晶シリコン層として形成するようにした
。
スタを単結晶シリコン上に横方向固相エビクキシャル成
長法による単結晶シリコン層として形成するようにした
。
（作用）
ゲインセルのトランジスタとして多結晶シリコントラン
ジスタを用いず、前項のようなトランジスタ形成とした
ので、電荷保持時間は向上するし書き込み時間の短縮も
計れる。またプロセスコントロールも容易となる。
ジスタを用いず、前項のようなトランジスタ形成とした
ので、電荷保持時間は向上するし書き込み時間の短縮も
計れる。またプロセスコントロールも容易となる。
（実施例）
第１図は本発明の実施例の構造図、第２図はその製造方
法の工程断面図である。
法の工程断面図である。
第１図の構造において、第３図の従来の構造と大きく異
なる点は、第３図（第４図の回路図でも同じ）における
書き込みトランジスタ３４を単結晶シリコン上に形成し
たことである。このため第１図において、電荷蓄積層８
（読み出しトランジスタのゲート電極でもあり書き込み
トランジスタのソース領域でもある）５書き込みトラン
ジスタのドレイン領域９、およびその両者に挟まれた書
き込みトランジスタのチャンネル領域をシリコンの横方
向固相エピタキシャル成長法（ＬＳＰＥ：Ｌａｔｅｒａ
ｌ ５ｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）で形成
している。
なる点は、第３図（第４図の回路図でも同じ）における
書き込みトランジスタ３４を単結晶シリコン上に形成し
たことである。このため第１図において、電荷蓄積層８
（読み出しトランジスタのゲート電極でもあり書き込み
トランジスタのソース領域でもある）５書き込みトラン
ジスタのドレイン領域９、およびその両者に挟まれた書
き込みトランジスタのチャンネル領域をシリコンの横方
向固相エピタキシャル成長法（ＬＳＰＥ：Ｌａｔｅｒａ
ｌ ５ｏｌｉｄ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）で形成
している。
一方、第３図（第４図）における読み出しトラン用いな
い構造としたものである。
い構造としたものである。
第２図はこの構造を形成するための製造工程を断面図で
表わしたものであり、以下その説明をする。
表わしたものであり、以下その説明をする。
先ず（ａ）図に示すように、シリコン基板ｌ上に公知の
技術でフィールド酸化膜２を形成し、続いて熱酸化によ
り酸化膜３を厚さ１００人程変形成する。この酸化膜３
は一部読み出しトランジスタのゲート酸化膜となる。そ
の後図示してないがレジストをマスクとして読み出しビ
ット線４．電源線５となる拡散層をリン、ヒ素などのイ
オン打ち込み法、熱処理により形成する。
技術でフィールド酸化膜２を形成し、続いて熱酸化によ
り酸化膜３を厚さ１００人程変形成する。この酸化膜３
は一部読み出しトランジスタのゲート酸化膜となる。そ
の後図示してないがレジストをマスクとして読み出しビ
ット線４．電源線５となる拡散層をリン、ヒ素などのイ
オン打ち込み法、熱処理により形成する。
次に（ｂ）図のようにホトリソグラフィ法により酸化膜
３の一部（後工程で書き込みトランジスタのゲート電極
７の下部に相当する部分）ａを除去（窓を開ける）し、
超高真空中にて非晶質シリコンを０．３μｍ程度堆積す
る。引き続き窒素雰囲気中にて６００℃、１０時間程の
熱処理を行なうことにより、シリコン単結晶層ｂ、即ち
シリコン単結晶層が形成される。
３の一部（後工程で書き込みトランジスタのゲート電極
７の下部に相当する部分）ａを除去（窓を開ける）し、
超高真空中にて非晶質シリコンを０．３μｍ程度堆積す
る。引き続き窒素雰囲気中にて６００℃、１０時間程の
熱処理を行なうことにより、シリコン単結晶層ｂ、即ち
シリコン単結晶層が形成される。
次いで（ｃ）図のように、後工程で書き込みトランジス
タのソース領域８、ドレイン領域９、チャンネル領域に
なる部分以外を除去した後、熱酸化により書き込みトラ
ンジスタのゲート酸化膜６を１００人程変形厚さ形成す
る。その後その酸化膜６上にリンなどのドーパントを含
む多結晶シリコンを０．３μｍ程度ＬＰＣＶＤ法により
堆積してエツチングすることにより書き込みトランジス
タのゲート電極（書き込みワード線）７を形成する。そ
の後そのゲート電極７をマスクにして電荷蓄積層゛（こ
れは読み出しトランジスタのゲート電極並びに書き込み
トランジスタのソース領域でもある）８と書き込みトラ
ンジスタのドレイン領域９をイオン注入法など公知の技
術で形成する。
タのソース領域８、ドレイン領域９、チャンネル領域に
なる部分以外を除去した後、熱酸化により書き込みトラ
ンジスタのゲート酸化膜６を１００人程変形厚さ形成す
る。その後その酸化膜６上にリンなどのドーパントを含
む多結晶シリコンを０．３μｍ程度ＬＰＣＶＤ法により
堆積してエツチングすることにより書き込みトランジス
タのゲート電極（書き込みワード線）７を形成する。そ
の後そのゲート電極７をマスクにして電荷蓄積層゛（こ
れは読み出しトランジスタのゲート電極並びに書き込み
トランジスタのソース領域でもある）８と書き込みトラ
ンジスタのドレイン領域９をイオン注入法など公知の技
術で形成する。
その後、酸化膜６をゲート電極７の部分以外−旦除去し
、（ｄ）図のように、再び熱酸化により酸化膜ＩＯを１
００人程変形成する。この酸化膜１０は電荷蓄積層８の
上部においてはキャパシタとしての絶縁膜となる。この
とき書き込みトランジスタのゲート電極７上ではリンド
ープの多結晶イリコンの増速酸化により十分厚い酸化膜
ｌＯ。
、（ｄ）図のように、再び熱酸化により酸化膜ＩＯを１
００人程変形成する。この酸化膜１０は電荷蓄積層８の
上部においてはキャパシタとしての絶縁膜となる。この
とき書き込みトランジスタのゲート電極７上ではリンド
ープの多結晶イリコンの増速酸化により十分厚い酸化膜
ｌＯ。
が形成される。次いでリンなどのドーパントを含んだ多
結晶シリコンを０．３μｍ程の厚さＬＰＣＶＤ法にて堆
積し、ホトリソグラフィ法にて読み出しワード線１１を
形成する。その後図示してないが、中間絶縁膜１２を形
成し、それの書き込みトランジスタのドレイン領域９上
を除去して、そこを埋めるようにアルミにより書き込み
ビット線１３を形成する。以上の製法により第１図の構
造を得る。
結晶シリコンを０．３μｍ程の厚さＬＰＣＶＤ法にて堆
積し、ホトリソグラフィ法にて読み出しワード線１１を
形成する。その後図示してないが、中間絶縁膜１２を形
成し、それの書き込みトランジスタのドレイン領域９上
を除去して、そこを埋めるようにアルミにより書き込み
ビット線１３を形成する。以上の製法により第１図の構
造を得る。
以上の実施例では、酸化膜３形成後その上に形成するシ
リコン単結晶の生成方法として、ＬＳＰＥ法で行なうこ
とを採用したが、アモルファスシリコンまたは多結晶シ
リコンを堆積してそれにレーザ光を照射することにより
再結晶化させてもシリコン単結晶を生成することができ
る。
リコン単結晶の生成方法として、ＬＳＰＥ法で行なうこ
とを採用したが、アモルファスシリコンまたは多結晶シ
リコンを堆積してそれにレーザ光を照射することにより
再結晶化させてもシリコン単結晶を生成することができ
る。
以上の説明中特に述べなかったが、読み出しトランジス
タはその形成からも明らかなように、従来同様、多結晶
シリコンではないことは説明をするまでもないであろう
。
タはその形成からも明らかなように、従来同様、多結晶
シリコンではないことは説明をするまでもないであろう
。
（発明の効果）
以上説明した本発明によるゲインセルでは、トランジス
タとして多結晶シリコンを用いず、単結晶シリコン層と
して形成したので、多結晶シリコンを用いたゲインセル
に比し、リーク電流は低減し電荷保持時間の向上が計れ
、モビリティも良（なり書き込み時間が短縮できるので
、特性が大いに向上する。かつＬＳＰＥ法で単結晶シリ
コン層を形成し、そこにトランジスタを形成するように
したのでプロセスコントロールが容易となる。
タとして多結晶シリコンを用いず、単結晶シリコン層と
して形成したので、多結晶シリコンを用いたゲインセル
に比し、リーク電流は低減し電荷保持時間の向上が計れ
、モビリティも良（なり書き込み時間が短縮できるので
、特性が大いに向上する。かつＬＳＰＥ法で単結晶シリ
コン層を形成し、そこにトランジスタを形成するように
したのでプロセスコントロールが容易となる。
第１図は本発明の実施例の構造図、第２図は本１−＝−
−−シリコン基板、 ２−−−−−−−フィールド酸化膜。 ３−−−−−−一読み比しトランジスタのゲート酸化膜
。 ４−−−−−−一読み出しビット線、５−−−−−−−
−一電源線、６−−−−−−−書き込みトランジスタの
ゲート酸化膜、７−−−−−−−書き込みトランジスタ
のゲート電極（書き込みワード線）、 ８−−−−−−一電荷蓄積層（読み出しトランジスタの
電極、書き込みトランジスタのソース 領域）、 ９−−−−−−一書き込みトランジスタのドレイン領域
、１０−−−−−一電荷蓄積層のキャパシタ絶縁膜、１
１−−−−−一読み出しワード線、■１２−−−−−−
中間絶縁膜、 １３−一一−−−書き込みビット線。
−−シリコン基板、 ２−−−−−−−フィールド酸化膜。 ３−−−−−−一読み比しトランジスタのゲート酸化膜
。 ４−−−−−−一読み出しビット線、５−−−−−−−
−一電源線、６−−−−−−−書き込みトランジスタの
ゲート酸化膜、７−−−−−−−書き込みトランジスタ
のゲート電極（書き込みワード線）、 ８−−−−−−一電荷蓄積層（読み出しトランジスタの
電極、書き込みトランジスタのソース 領域）、 ９−−−−−−一書き込みトランジスタのドレイン領域
、１０−−−−−一電荷蓄積層のキャパシタ絶縁膜、１
１−−−−−一読み出しワード線、■１２−−−−−−
中間絶縁膜、 １３−一一−−−書き込みビット線。
Claims (3)
- （１）半導体記憶装置としてのゲインセル構造において
、少なくとも書き込みトランジスタ部を単結晶シリコン
層として形成したことを特徴とする半導体記憶置。 - （２）半導体記憶装置のゲインセル構造の形成方法とし
て、 （ａ）半導体基板上にフィールド酸化膜と一部ゲート酸
化膜となる酸化膜を形成し、読み出しビット線、電源線
となる拡散層を形成する工程、（ｂ）次いで前記酸化膜
の一部を除去し、該酸化膜を含む基板上に非晶質シリコ
ンを堆積してそれをシリコン単結晶にする工程、 （ｃ）次いで該シリコン単結晶層を書き込みトランジス
タとなる関係部分以外を除去し、酸化膜を該シリコン単
結晶層上に形成し、その上に多結晶シリコンのゲート電
極をパターニング形成する工程、 （ｄ）該ゲート電極をマスクにして前記シリコン単結晶
内に電荷蓄積層と書き込みトランジスタのドレインとな
る拡散層を形成する工程、 （ｅ）前記拡散層上に絶縁膜を形成し、前記電荷蓄積層
上に電極を形成する工程、 を含むことを特徴とする半導体記憶装置の製造方法。 - （３）請求項２のシリコン単結晶を形成する工程として
、非晶質シリコンまたは多結晶シリコンを堆積して、そ
れにレーザ光を照射する工程としたことを特徴とする請
求項２記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162799A JPH0456165A (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置およびその製造方法 |
| KR1019910006165A KR920001718A (ko) | 1990-06-22 | 1991-04-17 | 반도체기억장치 및 그 제조방법 |
| EP19910305630 EP0463817A3 (en) | 1990-06-22 | 1991-06-21 | Gain cell structure for dram and fabrication process thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162799A JPH0456165A (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0456165A true JPH0456165A (ja) | 1992-02-24 |
Family
ID=15761436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2162799A Pending JPH0456165A (ja) | 1990-06-22 | 1990-06-22 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0463817A3 (ja) |
| JP (1) | JPH0456165A (ja) |
| KR (1) | KR920001718A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002368226A (ja) * | 2001-06-11 | 2002-12-20 | Sharp Corp | 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器 |
| JP2023101559A (ja) * | 2011-01-05 | 2023-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2024096824A (ja) * | 2010-12-28 | 2024-07-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950011673B1 (ko) * | 1991-04-24 | 1995-10-07 | 박경 | 사면폭유지와 판유리 모양감지를 겸할수 있는 롤러장치가 부착된 판유리 변형면취기 |
| DE19957543C1 (de) * | 1999-11-30 | 2001-07-19 | Infineon Technologies Ag | Dreitransistor-DRAM-Zelle und dazugehöriges Herstellungsverfahren |
| US6683337B2 (en) * | 2001-02-09 | 2004-01-27 | Micron Technology, Inc. | Dynamic memory based on single electron storage |
| WO2011102233A1 (en) * | 2010-02-19 | 2011-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US20250086443A1 (en) * | 2023-09-11 | 2025-03-13 | Macronix International Co., Ltd. | Universal memories for in-memory computing |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS583270A (ja) * | 1981-06-30 | 1983-01-10 | Toshiba Corp | 半導体記憶装置 |
| JPS636868A (ja) * | 1986-06-26 | 1988-01-12 | Sony Corp | メモリ装置 |
-
1990
- 1990-06-22 JP JP2162799A patent/JPH0456165A/ja active Pending
-
1991
- 1991-04-17 KR KR1019910006165A patent/KR920001718A/ko not_active Withdrawn
- 1991-06-21 EP EP19910305630 patent/EP0463817A3/en not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2024096824A (ja) * | 2010-12-28 | 2024-07-17 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US12568655B2 (en) | 2010-12-28 | 2026-03-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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