JPS60236261A - １トランジスタ・メモリセルとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、選択線を通して制御されるゲートを備えビ
ット線に当接された電界効果トランジスタ、および半導
体表面を覆う絶縁分離、′命の上に設けられた導電層を
一方の電極とし、その下に当る半導体区域を他方の電極
とするメモリコンデンサから構成される高密度集積ダイ
ナεツク半導体メモリ用１トランジスタ・メモリセルと
その製造方法に関するものである。

〔従来の技術〕

この種のメモリセルの一例Ｖま文献「アイ・イー・デー
ーｘムＪ　（Ｉ　ＥＤＭ　１９８２．　Ｔｅｃｈｎ。

Ｄｉｇｅｓｔ、ｐ、　４２０−４２３．特に第７図、ｐ
−８０３〜８０５．特に第１図）に発表され公知である
。この公知メモリセルでｔま多結晶半導体層として析出
し再結晶した半導体層が導電層となり、選択線を通して
制御可能の電界効果トランジスタとこのトランジスタに
結ばれたメモリコンデンサ電極とがこの層の隣り合せた
部分層で構成されている。この電極で覆われている半導
体区域がメモリコンデンサの第一対向電極となり、第一
電極の上に薄い絶縁層で隔離されて設けられた別の導電
１が第二対向電極となる。メモリコンデンサの横に並べ
て置かれた電界効果トランジスタのためにこのメモリセ
ルは比較的大きな面積を占める。

〔発明が解決すべき問題点〕

この発明の目的は占有面積が著しく小さく半導体メモリ
の高い実装密度を可能にするメモリセルを提１共するこ
とであ、乙。

〔問題点の解決手段〕

この目的は特許請求の範囲第１項に特徴とし。

て挙けたメモリセル構成とすることによって達成される
。

特許請求の範囲第２項乃至第１０項にはこの発明の有利
な実施態様が示され、特許請求の範囲第１１項と第１２
項にはこの発明によるメモ１ノセルの有利な製造方法が
示されている。

〔発明の効果〕

この発明によって得られる長所は、導電層にヨッテ構成
されるメモリコンデンサ電極の上に再結晶半導体層を設
けることによりメモリセルの占有面積が主としてこのコ
ンデンサ電極の寸法だけによって決定されることである
。これによってメモリセル全体が占める半導体表面積に
利するメモリコンデンサの所要面積の比で表わされるメ
モ１ノセルの表面有幼度が従来の１トランジスタ・メモ
リセルの場合よりも著しく大きくなる。

〔実施例〕

この発明の実施例を示す図面についてこの発明と更に詳
細に説明する。

第１図において１は特定の導電型例えばホウ素を約１０
１５ｃｒｎ−３の密度にドープされｆｃｐ型の／リコン
半導体であり、その境界部１ａは薄い絶縁分離層２例え
ば８１０２層で覆われ、その上に例えば多結晶／リコン
から成る導電層６が設けられている。層６を覆う中間絶
縁分離層４の上に半導体層５が設けられ、中間絶縁分離
層４に開けられた接触窓４ａを通して導電層６に接触す
る。半導体層５はこの場合最初多結晶として析出しレー
ザー光照射等によって再結晶したシリコン層である。こ
の半導体層には訂ドープ領域５１と５２があり、それら
の間にｐドープ領域５３が置かれている。

領域５３の上には薄い絶縁分離層乙によって隔離され℃
ゲート７が設けられる。半導体層５とゲート７を覆う中
間絶縁分離層８の上には例えばアルミニウムの導体路Ｂ
Ｌ１が設けられ、層８に開けられた接触窓８ａを通して
領域５２に接触する。

領域５１と５・２Ｉ″ｊｎチヤネル電界効果トランジス
タのソース領域とドレン領域であシ、そのチャネル領域
５６をゲート７が覆っている。ゲート７はｌｆｆ１Ｊ御
ｍ列えはワード線に接続されるかあるいはそれ自体が制
御線の一部分となっている。領域５２に接触する導体路
ＢＬ１は半導体メモリのデータ線又はビット線を構成し
、導電層６はメモリコンデンサの第一電極として領域５
１に接続され、導電層６の下の半導体基板区域ＳＰＺが
その対向電極となっている。半導体層５の横寸法は最大
で導電層３の縁端まで拡がるよって選定されているから
、区域ｓｐｚは半導体境界面１ａ中のメモリコンデンサ
に必要な表面部分を決定するだけではなく、同時にメモ
リコンデンサ（３，２，５ｐｚ）と電界効果（・ランジ
スタ（５１，５２，５３，６゜７）で構成される１トラ
ンジスタ・メモリセル全体に対する表面部分をも決定す
る。

ｐドープ半導体１にはその境界部１ａから始まるｎ＋ド
ーグ領域１ｂがあり、半導体内に約０１乃至ａ６μｍの
深さまで拡がっている。この領域はヒ素を１０１９乃至
１０２０個−３の密度でドープされる。この高密度ドー
プにより半導体表面区域ｓｐｚで構成されるメモリコン
デンサ電極か低抵抗となり、急速の充電放電かり能とな
る。１と１ｂの間のｐｎ接合は例えばα線照射による半
導体１の望ましくない充電を阻止する。

上記の構成と異り半導体基板１をロドープし、その境界
面に訂ドープ領域１ｂを設けることも可能である。

第２図の上半分には第１図のメモリセルの平面配置を示
す。導電層６の横の境界は実線で示すのに刑して、半導
体層５、導体路ＢＬ１およびゲート７の横の境界は破着
９点破線および点線で示す。

ゲート７はこの場合制御線の一部を構成している。

接触窓４ａと８ａは正方形で示され、その中層５の上に
ある接触窓８ａには対角線が付加されている。第１図は
第２図のＩ−Ｉ線に沿う断面を示すものである。

横の境界が導電層６の縁端で決められている上記の１ト
ランジスタ・メモリセルは、多数の同種セルを一つの半
導体基板表面に集積することによりダイナεツク半導体
メモリを構成することができる。第１図に３′と３′と
して示されている隣り合せたメモリセルの導電層は中央
のメモリセルの導電層３に対応するものである。これら
の導電層６゜３′および３′は製造技術的に可能な限り
互に近づけておき、メモリセルの実装密度を高くする。

セル相互間の絶縁分離は境界面１ａの上に拡がった中間
絶縁分離層４の部分４′と４″による。

第２図から分るように、折り返されたビット線ＢＬ１．
ＢＬ２に接続されるメモリセルを一対にまとめることＫ
より実装密度を著しく高くすることができる。この場合
ビットの両半部ＢＬ１とＢＬ２は一つのフリップ７０ン
グを構成する読出し・再生回路１０の両節点Ａ、Ｂから
同じ向きに（図では右向き）に延びる。ここでは上記の
メモリセル６．５がメモリセル対の第一セルとなり、横
の境界が６２と５２で示されている同種のメモリセルが
その第二セルとなる。第二セルは第一セルに対して１８
０°回転し、その再結晶半導体層５ｚは第一セルの層５
にカしてビート線ＢＬ２の長さ方向く移動して配置され
、第一セルの制御線７が第二セルの導電層３ｚの上を通
ると同時にその再結晶層５ｚの横を通るようにする。同
様にして第二セルの制御線７ｚも第一セルの導電層５の
上を通ると同時にその再結晶層５の横を通るように配置
される。第１図には第二セルの制御線７ｚの断面が示さ
れている。

第３図に示した実施例では半導体１の区域５ｐｚＫ＃１
２が掘られ、絶縁分離層２と導電層３は半導体１の掘り
込まれた表面１ａ’に沿って設けられる。他の部分は構
成と作用において第１図の同じ記号の部分に対応する。

溝１２を設けることにより区域ｓｐｚの面積を等しくす
る場合メモリコンデンサの容量が著しく増大し、容量を
等しくする場合にはコンデンサが必要とする区域ｓｐｚ
の面積をそれに対応して縮小することができる。この。

橿の手段の一つは従来のメモリセルに対して採用されて
いる（例えば文献［アイ・イー・デー・工Ａ　Ｊ　（工
ＥＤＩＪ　１９８２．　Ｔｅｃｈｎ、Ｄｉｇｅｓｔ　）
　ｐ。

８０６〜８０８）。

この発明の有利な実施順様においてゲートあるいは制御
線７は多結晶形のシリコン又はケイ化物であるかあるい
は多結晶シリコン層と多結晶ケイ化物層の二重層である
。制御線をこのような二重層とすることは既に文献「ア
イ・イー・イー・イジャーナル　オブ　ンリッド　ステ
ーク　サーキツツＪ　（Ｉ　Ｅ　Ｅ　Ｅ　Ｊｏｕｒｎ、
ｏｆ　５ｏｌｉｄ−８ｔａｔｅＣｉｒｃｕｉｔｓ　）　
ＳＣ−１７，Ａ５．Ｏｃｔ、＋　９８２゜ｐ、８５７〜
８６１に記載され公知である。

メモリの動作に際して１１ｉ１１？ｉ１１線７に正電圧
を印加してトランジスタ（５１，５２，５３，６，７）
を導通状態に移すと、ピント線ＢＬ１を通して送られた
“１″又は“θ′に対応する情報電圧がメモリ電極３に
導かれ、領４１ｂの接続端を通して規準電位に接続され
たメモリコンデンサがそれに対応して充電される。

接続線７に加えられている正電圧を遮断してトランジス
タを阻止した後この情報をメモリに蓄積する。蓄積され
た情報を読出す際にはゲート７全通してトランジスタを
導通させるが、その際外部電位から切り離され浮遊秋４
Ｋｉｉｆかれたビット線ＢＬ１の電位が情報に応じて充
電されたメモリコンデンサを接続することによりその充
電状態に対応して変化する。その結果生ずるビット線Ｂ
Ｌ［の電位は接続されている読出し・再生回路１０にお
いて公知操作によって処理され、増幅されて続出される
か、あるいはトランジスタ（５１〜５６゜６．７）が導
通法螺にある間に再生信号としてアドレスされたメモリ
セルに書き込まれる。

この発明による１トランジスタ・メモリセルは上記のよ
りなｎチャネル型とする代りにｎチャネル型とすること
も有利である。この場合デバイスの各半導体部分は逆の
導電型とし、印加電圧は逆の極性に変える。

この発明によるｎチャネルメモリセル３，５゜７の段進
に当っては、１０１５ｍ−３の密度にホウ素をドープさ
れた／リコン半導体１を出発材料とし、その境界面１ａ
ｌＣｎ＋　ドープ領域を１１乃至１６４ｍの深さまで形
成させる。この領域のヒ素ドープ密度は’　０１９乃至
＋　０２０ｔ＊−”とする。続イテＳ］ｏ２の絶縁分離
層２を約ｉｏｎｍの厚さに例えば熱酸化によって成長さ
せ、その上に約１０２０ｆｆｌ−３の密度でヒ素又はリ
ンをドープした多結晶／リコ／層全析出させる。公知の
フォトリングラフ法と例えばイオンエツチングにより導
電層６に構造を作り、メモリコンデンサの電極とする。

続いて中間絶縁分離層４を例えば酸化物の形でガス相か
ら析出させ、フォトリソグラフィによって半導体層乙の
上に接触ｇＪａを作る。続いて層４の上に多結晶７９３
７層５を析出させ、レーザー光又は電子ビームで照射し
て再結晶させる。この種の再結晶過程は例えば文献［ア
イ・イー・デー・エムＪ（ＩＦＤＭｌ　９８２．　Ｔｅ
ｃｈｎ、　Ｄｉｇｅｓｔ　）ｐ、４２Ｃ１−４２６およ
び［アプライド　フィジツクス　レターズＪ　（ＡＩ）
ｐＣＰｈｙｓ、　Ｌｅｔｔ、、　Ｖｏｌ、　５５．１９
７９）ｐ、１７３〜１７５により公知である。この再結
晶層５をフォトリングラフィによって構造化して領域５
１乃至５３を形成させ、ホウ素イオンを注入してｐドー
プ領域とする。

次の工程段において領域５１，５２．５３の上Ｋ　５ｔ
ｏ２の絶縁分離層を約２５ｎｒｎの厚さに成長させ、そ
の上にポリノリコン又はケイ化物の層を設け、ゲート又
は制御線７として構造化する。この層を二つの部分層か
ら構成し、下側の部分層にポリ７リコンとし上側（り部
分層をケイ化物とすることも有＋Ｕである。第２図に示
した折り曲げビット線に対するメモリ構造の場合は、メ
モリセル３゜５のゲート又は制御＠７と同時ＶＣ１ｌｌ
Ｉり合せたメモリセルＳｚ、５ｚのゲート又は制御線と
なる別のゲート又は制御線を設けた稜電界効果トランジ
スタのソースとドレノ領域５１．５２をヒ素イオン注入
によってｎ＋型にドーグする。その際ゲート７がドーピ
ングマスクとして使用される。これによってドーピング
密度が約１０１７ｃＴｎ−３の領域５１と５２が作られ
る。

更に酸化物から成る中間絶縁分離層８を析出させ、これ
にフォトリングラフィにより接触ｇ８ａを作る。最後に
アルミニウムの導体路ＢＬＩを析出させ、接触；δ８ａ
全通して領域５２に接触させる。

第６図に示した実施例では半導体基板１にｎ＋ドープ領
駿１ｂを作る前に溝１２を掘る。これはエツチングによ
るのが有利である。

【図面の簡単な説明】

ｄＸ１図はこの発明の第一の実施列の断面図、第２図は
第１図のメモリセルの平面囚、１ｇ３図は第二の実施例
の断面図である。 １・・・半導体基板、１ａ・・薄い絶縁分離層、６多結
晶シリコン導電層、４・・・中間絶縁分離層、５・・・
再結晶半導体層、７川ゲート、６・・第二絶縁分離層。

Claims (1)

1. 【特許請求の範囲】 １）選択線を通して制御されるゲートを備えビット線に
   接続される電界効果トランジスタが多結晶として形成さ
   れ再結晶した半導体層内に作られ、メモリコンデ／ザは
   半導体（１）の表面ｔ−覆う第一絶縁層上に設けられた
   導電層全一方の電極とし、この導′成層で優われている
   半導体区域を他方の［極としている高密度ＪＩｋ積ダイ
   ナミック半導体メモリ用の１トランジスタ・メモリセル
   において、再結晶半導体層（５ンが導電層（６ンの上に
   ＃かれて第一中間絶縁分離−（４）によってこの導電層
   から隔離されていること、再結晶半導体層（５）が横方
   向では最大て導電層（６）の縁端まで拡がっていること
   、電界効果トランジスタのゲート（７）が再結晶半導体
   層（５）の上にあって薄い第二絶縁層（６）によってこ
   の半導体層から隔離されていることを特徴とする１トラ
   ンジスタ・メモリセル。 ２ン　薄い第一？、Ｒ分離１１（２）を備える半導体（
   １）の境界面（１ａ）に半導体の基底ドーピングよりも
   高い濃度でドープされた頭載（１ｂ）が作られているこ
   とを特徴とする特許請求の範囲第１項記藏のメモリセル
   。 ６）半導体（１）の第−絶縁分＃ｌｔ噛を備える境界面
   （１ａ）に半導体（１）に対して逆導電型の領域（１ｂ
   ）が作られていることを特徴とする特で請求の範囲第１
   項又ｄ第２項記藏のメモリセル。 ４）端二中間絶縁分離層によって隔離されてゲート（７
   ）の上に設けられた導体４（ＢＬｉ）がビット線を構成
   していることを特徴とする特許請求の範囲・６１項乃至
   第６項の一つ（（記載のメモリセル。 ５）第一導電層（３）が多結晶／リコンであることを特
   徴とする特許請求の範囲第１項乃至第４項の一つに記載
   のメモリセル。 ６）ゲート（７）が多結晶シリコンであることを特徴と
   する特許請求の範囲第１項乃至第５項の一つに記載のメ
   モリセル。 ７）ゲート（７）がケイ化物であることを特徴とする特
   許請求の範囲４１項乃至第５項の一つにｄ己絨のメモリ
   セル。 ８）ゲート（７）が多結晶／リコンの部分層とケイ化物
   の部分層から構成されていることを特徴とする特許請求
   の範囲第１項乃至第５項の一つＫｇ己載のメモリセル。 ９）導電層（３）で覆われている半導体（１）の区域（
   ｓｐｚ）に溝（１２）が掘られていることを特徴とする
   特許請求の範囲第１項乃至第８項の一つに記載のメモリ
   セル。 １０）二つづつのメモリセルがそれぞれ一対となって並
   べて設けられ、一つのメモリセル対の両方のメモリセル
   の再結晶半導体層（５，５２）は所属する平行ビット線
   （ＢＬｌ、ＢＬ２）の方向に互に位置をずらして設けら
   れていること、メモリセル対の一つのメモリセルに対す
   る選択線はそれぞれ導電層（ろ２）の上において他方の
   メモリセルの再結晶半導体層（５ｚ）の横に並べて設け
   られていることを特徴とする特許請求の範囲第１項乃至
   第９項の一つに記載のメモリセル。 １１）ドープされた半導体材料から成り境界面（ｉａ）
   に基本ドーピングよりも高濃度にドープされた区域（１
   ｂ）が作られている半導体（１）の境界面（１ａ）に薄
   い第一絶縁層（２）を形成させること、この絶縁層（２
   ）の上に多結晶７９７７層を析出させそれを高濃度にド
   ープし、フォトリングラフィによりこの導電層（３）に
   メモリコンデンサの一方の電極となる電極構造を作るこ
   と、この電極構造の上に第一中間絶縁分離層（４）を形
   成させ、導電層（６）の上に当る部分に接触窓（４ａ）
   を開けること、第−中間絶縁分ｍ’５（４）の上に多結
   晶層（５）を析出させ光照射によって再結晶させ、フォ
   トリングラフィにより構造を作った後基底ドーピングを
   行うこと、再結晶層（５）の上に薄い第二絶縁分離＋＊
   　Ｃ６）を設けその上に導電材料の層を設ｆｆｔ界効果
   トランジスタのゲートとして構造化すること、続いて電
   界効果トランジスタのソースとドレン領域となる再結晶
   層部分（５１゜５２）をイオン注入によってドープする
   こと、第二の中間絶縁分離層（８）をゲート〔７）の上
   に設は再結晶層（５）の上に当る部分に接触ａ　（８ａ
   　）を開けること、第二中間絶縁分離層（８）の上に導
   体路（ＢＬｌ）を析出させ第二接触４（８ａ）の区域で
   再結晶層（５）Ｋ接触させることを特徴とする１トラン
   ジスタ・メモリセルの製造方法。 １２）半導体（１）に高濃度ドープ領域（１ｂ）を作る
   前にエツチングにより溝（１２）を設けることを特徴と
   する特許請求の範囲第１１項記載の方法。