JPH0456433A - デマルチプレクサ回路 - Google Patents
デマルチプレクサ回路Info
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- JPH0456433A JPH0456433A JP16765390A JP16765390A JPH0456433A JP H0456433 A JPH0456433 A JP H0456433A JP 16765390 A JP16765390 A JP 16765390A JP 16765390 A JP16765390 A JP 16765390A JP H0456433 A JPH0456433 A JP H0456433A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、時分割多重化された信号を分離するデマルチ
プレクサ回路（ＤＥＭＵＸ）に関する。
プレクサ回路（ＤＥＭＵＸ）に関する。
第６図は、デマルチプレクサ回路の基本構成として、従
来の１対２デマルチプレクサ回路の構成を示すブロック
図である。
来の１対２デマルチプレクサ回路の構成を示すブロック
図である。
図において、時分割多重化信号りは入力端子６１から、
マスタースレープーベガーの３段のＤフリップフロップ
（ＭＳＴ）６２およびマスタースレーブの２段のＤフリ
ップフロップ（ＤＰＩ）６３の各端子りに入力される。
マスタースレープーベガーの３段のＤフリップフロップ
（ＭＳＴ）６２およびマスタースレーブの２段のＤフリ
ップフロップ（ＤＰＩ）６３の各端子りに入力される。
クロックＣＫはクロック端子６４から、Ｔフリップフロ
ップ（ＴＦＩ）６５のクロック端子ＣＫに入力され、内
部クロックＣＫ２が出力される。内部クロックＣＫ２は
、Ｄフリップフロンプロ２の非反転クロック端子ＣＫお
よびＤフリップフロップ６３の反転クロック端子ＣＫに
入力される。Ｄフリツブフロップ６２．６３の各端子Ｑ
には、それぞれ時分割多重分離信号０１．０２が出力さ
れ、出力端子６６、．６６２に取り出される。
ップ（ＴＦＩ）６５のクロック端子ＣＫに入力され、内
部クロックＣＫ２が出力される。内部クロックＣＫ２は
、Ｄフリップフロンプロ２の非反転クロック端子ＣＫお
よびＤフリップフロップ６３の反転クロック端子ＣＫに
入力される。Ｄフリツブフロップ６２．６３の各端子Ｑ
には、それぞれ時分割多重分離信号０１．０２が出力さ
れ、出力端子６６、．６６２に取り出される。
以下、第７図に示すタイミング図を参照し、従来の１対
２デマルチプレクサ回路の動作について説明する。
２デマルチプレクサ回路の動作について説明する。
なお、時分割多重化信号りは、データＡとデータＢが交
互に時分割多重化され、入力端子６ＩからＡ ｎ 、Ｂ
ｅ 、Ａｎ＋＋ 、ＢＲ４１、Ａｎ＋ｚ 、Ｂｅ−ｚ、
・・・の状態で順次入力されるものとする。
互に時分割多重化され、入力端子６ＩからＡ ｎ 、Ｂ
ｅ 、Ａｎ＋＋ 、ＢＲ４１、Ａｎ＋ｚ 、Ｂｅ−ｚ、
・・・の状態で順次入力されるものとする。
第７図（ａ）に示すタイミング図では、Ｄフリップフロ
ップ６２は、内部クロックＣＫ２の立ち上がりタイミン
グで時分割多重化信号りを取り込むので、出力端子６６
に取り出される時分割多重分離信号０１１′！Ａ、、、
Ａ、、、、 、Ａ、や２、・・・となる。また、Ｄフリ
ップフロップ６３は、内部クロックＣＫ２の立ち下がり
タイミングで時分割多重化信号りを取り込むので、出力
端子６６□に取り出される時分割多重分離信号０２はＢ
７、Ｂｏ。１、Ｂ、。２、・・・となる。
ップ６２は、内部クロックＣＫ２の立ち上がりタイミン
グで時分割多重化信号りを取り込むので、出力端子６６
に取り出される時分割多重分離信号０１１′！Ａ、、、
Ａ、、、、 、Ａ、や２、・・・となる。また、Ｄフリ
ップフロップ６３は、内部クロックＣＫ２の立ち下がり
タイミングで時分割多重化信号りを取り込むので、出力
端子６６□に取り出される時分割多重分離信号０２はＢ
７、Ｂｏ。１、Ｂ、。２、・・・となる。
一方、第７図（ｂ）のタイミング図は、第７図（ａ）の
タイミング図に対して、時分割多重化信号りと内部クロ
ックＣＫ２の位相関係が反転している（Ｔフリップフロ
ップ６５の動作がＣＫＩクロックずれている）場合であ
り、時分割多重分離信号○１がＢ、、 、Ｂ、 、Ｂ、
、、 ・・・となり、時分割多重分離信号０２がＡ、
、、Ａ、、、、 、Ａ、、２、−・・となる様子が示さ
れている。
タイミング図に対して、時分割多重化信号りと内部クロ
ックＣＫ２の位相関係が反転している（Ｔフリップフロ
ップ６５の動作がＣＫＩクロックずれている）場合であ
り、時分割多重分離信号○１がＢ、、 、Ｂ、 、Ｂ、
、、 ・・・となり、時分割多重分離信号０２がＡ、
、、Ａ、、、、 、Ａ、、２、−・・となる様子が示さ
れている。
〔発明が解決しようとする課題］
このように、時分割多重化信号りとクロックＣＫ２の位
相関係に応して、出力端子６６．６７に取り出される時
分割多重分離信号０１．０２のデータが入れ替わってし
まう。
相関係に応して、出力端子６６．６７に取り出される時
分割多重分離信号０１．０２のデータが入れ替わってし
まう。
ところで、クロックＣＫ２はＴフリ・７プフロ・７ブ６
５の初期状態で決定されるので、時分割多重分離された
データの出力端子位置は不確定であった。したがって、
従来の１対２デマルチプレクサ回路では、時分割多重分
離されたデータの出力端子位置が所定の位置と反対にな
った場合には、Ｔフリップフロップ６５を制御してクロ
ックＣＫ２の位相を変更しなければならなかった。
５の初期状態で決定されるので、時分割多重分離された
データの出力端子位置は不確定であった。したがって、
従来の１対２デマルチプレクサ回路では、時分割多重分
離されたデータの出力端子位置が所定の位置と反対にな
った場合には、Ｔフリップフロップ６５を制御してクロ
ックＣＫ２の位相を変更しなければならなかった。
しかし、この制御にはデータ速度と同等の高速制御信号
が必要となり、簡単な構成での実現は困難であった。
が必要となり、簡単な構成での実現は困難であった。
なお、１対Ｎのデマルチプレクサ回路についても同様の
ことがいえる。
ことがいえる。
本発明は、簡単な構成で時分割多重分離されたデータの
出力端子位置を制御することができるデマルチプレクサ
回路を提供することを目的とする。
出力端子位置を制御することができるデマルチプレクサ
回路を提供することを目的とする。
［課題を解決するための手段］
本発明は、Ｍビットの時分割多重化信号（Ｍは２以上の
整数）をＭ個の出力端子に１ビットずつ分離出力する１
対Ｍデマルチプレクサ回路において、制御信号に応じて
、Ｍビットの時分割多重化信号のシフト量を０．１、…
、Ｍ−１ビットのいずれかに設定し、対応するシフト処
理を行ってＭビットデータの分離処理に供するデータシ
フト手段を備えて構成する。
整数）をＭ個の出力端子に１ビットずつ分離出力する１
対Ｍデマルチプレクサ回路において、制御信号に応じて
、Ｍビットの時分割多重化信号のシフト量を０．１、…
、Ｍ−１ビットのいずれかに設定し、対応するシフト処
理を行ってＭビットデータの分離処理に供するデータシ
フト手段を備えて構成する。
本発明の１対Ｍデマルチプレクサ回路は、Ｍビットの時
分割多重化信号をＭ個の出力端子に１ビットずつ分離出
力するデータ分離部の入力段に、データシフト手段を配
置する構成である。
分割多重化信号をＭ個の出力端子に１ビットずつ分離出
力するデータ分離部の入力段に、データシフト手段を配
置する構成である。
すなわち、データシフト手段で、Ｍビットの時分割多重
化信号のシフト量を０．１、…、Ｍ−１ビットのいずれ
かに設定し、各ビット位置を調整してデータ分離部に渡
すことにより、時分割多重化信号とデータ分離部の内部
クロックとの位相関係にかかわらず、各出力端子に所定
のデータを分離出力することができる。
化信号のシフト量を０．１、…、Ｍ−１ビットのいずれ
かに設定し、各ビット位置を調整してデータ分離部に渡
すことにより、時分割多重化信号とデータ分離部の内部
クロックとの位相関係にかかわらず、各出力端子に所定
のデータを分離出力することができる。
〔実施例］
以下、図面に基づいて本発明の実施例について詳細に説
明する。
明する。
第１図は、本発明の第一実施例構成を示すブロツク図で
ある。
ある。
なお、本実施例はＭ＝２の場合であり、１対２デマルチ
プレクサ回路の構成例について示すが、第６図に示す従
来の１対２デマルチプレクサ回路と同等のものについて
は同一符号を付して説明に代える。すなわち、破線で囲
む部分が従来の１対２デマルチプレクサ回路であり、こ
こでは１対２データ分離部という。
プレクサ回路の構成例について示すが、第６図に示す従
来の１対２デマルチプレクサ回路と同等のものについて
は同一符号を付して説明に代える。すなわち、破線で囲
む部分が従来の１対２デマルチプレクサ回路であり、こ
こでは１対２データ分離部という。
図において、本実施例の特徴は、データシフト手段を構
成する１ビットシフトレジスタ１１および２対１セレク
タ１３が、従来の１対２デマルチプレクサ回路と同様の
１対２データ分離部１０の入力段に設けられるところに
ある。
成する１ビットシフトレジスタ１１および２対１セレク
タ１３が、従来の１対２デマルチプレクサ回路と同様の
１対２データ分離部１０の入力段に設けられるところに
ある。
すなわち、時分割多重化信号りは、入力端子６１から１
ビットシフトレジスタ１１の端子りおよび２対１セレク
タ１３の端子Ｄ１に入力される。
ビットシフトレジスタ１１の端子りおよび２対１セレク
タ１３の端子Ｄ１に入力される。
クロックＣＫは、分岐して１ビットシフトレジスタ１１
のクロック端子ＣＫに人力される。１ビットシフトレジ
スタ１１の出力は、２対１セレクタ１３の端子Ｄ２に入
力される。２対１セレクタ１３は、その端子Ｓに制御端
子１５から入力される選択制御信号Ｓに応じて、端子Ｄ
１あるいは端子Ｄ２の入力信号を選択し、各ビット位置
が調整された時分割多重化信号ＤＩとして１対２データ
分離部１０に出力する。１対２データ分離部１０の端子
Ｑ１、Ｑ２には、それぞれ時分割多重分離信号０１．０
２が出力され、出力端子６６、 ６６□に取り出され
る。
のクロック端子ＣＫに人力される。１ビットシフトレジ
スタ１１の出力は、２対１セレクタ１３の端子Ｄ２に入
力される。２対１セレクタ１３は、その端子Ｓに制御端
子１５から入力される選択制御信号Ｓに応じて、端子Ｄ
１あるいは端子Ｄ２の入力信号を選択し、各ビット位置
が調整された時分割多重化信号ＤＩとして１対２データ
分離部１０に出力する。１対２データ分離部１０の端子
Ｑ１、Ｑ２には、それぞれ時分割多重分離信号０１．０
２が出力され、出力端子６６、 ６６□に取り出され
る。
ここで、２対１セレクタ１３は、選択制御信号Ｓが論理
「１」の場合に端子Ｄ１の入力信号を選択し、論理「０
」の場合に端子Ｄ２の入力信号を選択するものとする。
「１」の場合に端子Ｄ１の入力信号を選択し、論理「０
」の場合に端子Ｄ２の入力信号を選択するものとする。
すなわち、時分割多重化信号ＤＩは、Ｓ−０で１ビット
シフトした時分割多重化信号りとなり、Ｓ＝１で時分割
多重化信号りそのままとなる。
シフトした時分割多重化信号りとなり、Ｓ＝１で時分割
多重化信号りそのままとなる。
また、２対１セレクタ１３の遅延は、クロックＣＫの周
期に比べて十分に小さいものとする。
期に比べて十分に小さいものとする。
以下、第２図に示すタイミング図を参照し、本実施例の
動作について説明する。
動作について説明する。
なお、第２図（ａ）、（ｂ）における時分割多重化信号
りと内部クロックＣＫ２の位相関係は、第７図（ａ）、
（１））にそれぞれ対応する。したがって、第２図（ａ
）の場合はＳ＝１とし、第２図０））の場合はＳ−０と
するが、これは出力端子６６、．６６□に取り出される
時分割多重分離信号０１．０２のデータを判断して設定
される。
りと内部クロックＣＫ２の位相関係は、第７図（ａ）、
（１））にそれぞれ対応する。したがって、第２図（ａ
）の場合はＳ＝１とし、第２図０））の場合はＳ−０と
するが、これは出力端子６６、．６６□に取り出される
時分割多重分離信号０１．０２のデータを判断して設定
される。
Ｓ＝１の場合には、第２図（ａ）に示すように、時分割
多重化信号ＤＩとして入力端子６１に入力される時分割
多重化信号りが選択され、各Ｄフリップフロップ６２．
６３に入力されるので、出力端子６６に取り出される時
分割多重分離信号ｏ１は、Ａ １１ ％ Ａｎａｌ 、
Ａｎｈ２ 、”’となり、出力端子６６□に取り出され
る時分割多重分離信号ｏ２は、Ｂ、、Ｂ、、。１、Ｂ□
２、・・・となる。
多重化信号ＤＩとして入力端子６１に入力される時分割
多重化信号りが選択され、各Ｄフリップフロップ６２．
６３に入力されるので、出力端子６６に取り出される時
分割多重分離信号ｏ１は、Ａ １１ ％ Ａｎａｌ 、
Ａｎｈ２ 、”’となり、出力端子６６□に取り出され
る時分割多重分離信号ｏ２は、Ｂ、、Ｂ、、。１、Ｂ□
２、・・・となる。
同様に、Ｓ−〇の場合には、第２図（ｂ）に示すように
、時分割多重化信号ＤＩとして１ビットシフトレジスタ
１１を介した時分割多重化信号りが選択され、各Ｄフリ
ップフロップ６２．６３に入力される。したがって、時
分割多重化信号ＤＩと内部クロックＣＫ２との位相関係
は、クロックＣＫで１クロツタ分がずれ、第２図（ａ）
に示す状態と同様になる。
、時分割多重化信号ＤＩとして１ビットシフトレジスタ
１１を介した時分割多重化信号りが選択され、各Ｄフリ
ップフロップ６２．６３に入力される。したがって、時
分割多重化信号ＤＩと内部クロックＣＫ２との位相関係
は、クロックＣＫで１クロツタ分がずれ、第２図（ａ）
に示す状態と同様になる。
すなわち、出力端子６６に取り出される時分割多重分離
信号０１は、Ａ ｎ 、Ａｎａｌ 、Ａｎ＋ｚ 、”’
となり、出力端子６６□に取り出される時分割多重分離
信号０２は、Ｂ、、、Ｂ、、、 、Ｂ、、２．１１１１
１１となる。
信号０１は、Ａ ｎ 、Ａｎａｌ 、Ａｎ＋ｚ 、”’
となり、出力端子６６□に取り出される時分割多重分離
信号０２は、Ｂ、、、Ｂ、、、 、Ｂ、、２．１１１１
１１となる。
このように、シフトレジスタ１１とセレクタ１３を用い
、選択制御信号Ｓで１対２データ分離部１０に入力され
る時分割多重化信号ＤＩのシフト量（ビット位置）を調
整することより、時分割多重化信号りと内部クロックＣ
Ｋ２の位相関係にかかわりな（、時分割多重分離したデ
ータの出力端子位置を設定することができる。
、選択制御信号Ｓで１対２データ分離部１０に入力され
る時分割多重化信号ＤＩのシフト量（ビット位置）を調
整することより、時分割多重化信号りと内部クロックＣ
Ｋ２の位相関係にかかわりな（、時分割多重分離したデ
ータの出力端子位置を設定することができる。
第３図は、本発明の第二実施例構成を示すブロック図で
ある。
ある。
なお、本実施例は一般的な１対Ｍデマルチプレクサ回路
の構成例について示す。
の構成例について示す。
図において、本実施例の特徴は、データシフト手段を構
成するＭ−１ビットシフトレジスタ３１およびＭ対１セ
レクタ３３が、従来の１対Ｍデマルチプレクサ回路と同
様の１対Ｍデータ分離部３０の入力段に設けられるとこ
ろにある。
成するＭ−１ビットシフトレジスタ３１およびＭ対１セ
レクタ３３が、従来の１対Ｍデマルチプレクサ回路と同
様の１対Ｍデータ分離部３０の入力段に設けられるとこ
ろにある。
すなわち、時分割多重化信号りは、入力端子６１からＭ
−１ビットシフトレジスタ３１の端子りおよびＭ対１セ
レクタ３３の端子ＤＩに入力される。クロックＣＫは、
分岐してＭ−１ビットシフトレジスタ３１のクロック端
子ＣＫに入力される。
−１ビットシフトレジスタ３１の端子りおよびＭ対１セ
レクタ３３の端子ＤＩに入力される。クロックＣＫは、
分岐してＭ−１ビットシフトレジスタ３１のクロック端
子ＣＫに入力される。
Ｍ−１ビットシフトレジスタ３１から出力される１ビッ
トシフト出力、２ビットシフト出力、・・・Ｍ−１ビッ
トシフト出力は、それぞれＭ対１セレクタ３３の端子Ｄ
２、Ｄ３、…、ＤＭに入力される。
トシフト出力、２ビットシフト出力、・・・Ｍ−１ビッ
トシフト出力は、それぞれＭ対１セレクタ３３の端子Ｄ
２、Ｄ３、…、ＤＭに入力される。
Ｍ対１セレクタ３３は、その端子３１〜Ｓｊに制御端子
３５．〜３５．から入力されるｊピッ）ＮはＤ１〜ＤＭ
の一つを選択するために必要な値）の選択制御信号Ｓに
応して、端子Ｄ１〜ＤＭの一つの入力信号を選択し、時
分割多重化信号ＤＩとして１対Ｍデータ分離部３０に入
力される。
３５．〜３５．から入力されるｊピッ）ＮはＤ１〜ＤＭ
の一つを選択するために必要な値）の選択制御信号Ｓに
応して、端子Ｄ１〜ＤＭの一つの入力信号を選択し、時
分割多重化信号ＤＩとして１対Ｍデータ分離部３０に入
力される。
したがって、Ｍ対１セレクタ３３が出力する時分割多重
化信号ＤＩは、選択制御信号Ｓに応して時分割多重化信
号りを０ビットからＭ−１ビットシフトさせたものとな
る。
化信号ＤＩは、選択制御信号Ｓに応して時分割多重化信
号りを０ビットからＭ−１ビットシフトさせたものとな
る。
１対Ｍデータ分離部３０の端子Ｑ１、Ｑ２、・・・ＱＭ
には、それぞれ時分割多重分離信号０１．０２、…、Ｏ
Ｍが出力され、出力端子６６□、６６□、…、５６．４
に取り出される。
には、それぞれ時分割多重分離信号０１．０２、…、Ｏ
Ｍが出力され、出力端子６６□、６６□、…、５６．４
に取り出される。
ここで、時分割多重化信号りの信号列がＤ ９ ＋ １
、Ｄｐ。２、Ｄｐ。３、…、Ｄ ｐ＋ＭＮ Ｄｐ＋Ｈ
，１、Ｄ９０、。２、…、Ｄｐ＋２Ｍ５Ｄｐ。２Ｍ。１
、Ｄｐ。２Ｍ。２、・・・とすると、Ｍ対１セレクタ３
３の端子Ｄ２、Ｄ３、…、ＤＭには、第４図に示すよう
にそれぞれ１ビットシフトした状態で入力される。
、Ｄｐ。２、Ｄｐ。３、…、Ｄ ｐ＋ＭＮ Ｄｐ＋Ｈ
，１、Ｄ９０、。２、…、Ｄｐ＋２Ｍ５Ｄｐ。２Ｍ。１
、Ｄｐ。２Ｍ。２、・・・とすると、Ｍ対１セレクタ３
３の端子Ｄ２、Ｄ３、…、ＤＭには、第４図に示すよう
にそれぞれ１ビットシフトした状態で入力される。
一方、１対Ｍデータ分離部３０から出力される時分割多
重分離信号０１．０２、…、ＯＭは、時分割多重化信号
りと内部クロックの位相関係に応じて、時分割多重分離
信号０１がＤ ｐ４１％ Ｄｐ＋Ｍ。１、Ｄ ｐ＊ｚ１
．Ｉ＊＋、・・・となる「状態１」と、時分割多重分離
信号０１がり、。ｚ 、Ｄｐ＋Ｈ＋ｚ 、Ｄｐ。２．４
゜２１６３．となる「状態２」と、以下同様に、時分割
多重分離信号０１がＤｐ□、Ｄｐ＊ｚｓ、・・・となる
「状態Ｍ」が存在する。
重分離信号０１．０２、…、ＯＭは、時分割多重化信号
りと内部クロックの位相関係に応じて、時分割多重分離
信号０１がＤ ｐ４１％ Ｄｐ＋Ｍ。１、Ｄ ｐ＊ｚ１
．Ｉ＊＋、・・・となる「状態１」と、時分割多重分離
信号０１がり、。ｚ 、Ｄｐ＋Ｈ＋ｚ 、Ｄｐ。２．４
゜２１６３．となる「状態２」と、以下同様に、時分割
多重分離信号０１がＤｐ□、Ｄｐ＊ｚｓ、・・・となる
「状態Ｍ」が存在する。
したがって、１対Ｍデータ分離部３０が例えば「状態２
」にあるときに、出力端子６６、に取り出される時分割
多重分離信号０１として「Ｄｐ。１」を得るためには、
Ｍ対ｌセレクタ３３で端子Ｄ２を選択するように制御す
ればよい。また、例えば「状態１」にあるときに、出力
端子６６、に取り出される時分割多重分離信号０１とし
て「Ｄｐ−ｚＪを得るためには、Ｍ対１セレクタ３３で
端子ＤＭを選択するように制御すればよい。
」にあるときに、出力端子６６、に取り出される時分割
多重分離信号０１として「Ｄｐ。１」を得るためには、
Ｍ対ｌセレクタ３３で端子Ｄ２を選択するように制御す
ればよい。また、例えば「状態１」にあるときに、出力
端子６６、に取り出される時分割多重分離信号０１とし
て「Ｄｐ−ｚＪを得るためには、Ｍ対１セレクタ３３で
端子ＤＭを選択するように制御すればよい。
このように、１対Ｍデータ分離部３０は、選択制御信号
Ｓに対応する時分割多重化信号ＤＩに応じて、各出力端
子に所定のデータを分離出力することができる。
Ｓに対応する時分割多重化信号ＤＩに応じて、各出力端
子に所定のデータを分離出力することができる。
ところで、第１図に示す第一実施例では２対１セレクタ
１３での遅延時間は無視したが、第３図の第二実施例に
示すＭ対１セレクタ３３の遅延時間は、Ｍの値に応じて
無視できなくなる。特に、超高速デマルチプレクサ回路
では、シフトレジスタを高速に動作させることが困難で
あるので、セレクタ部分での遅延時間の低減が不可欠と
なる。
１３での遅延時間は無視したが、第３図の第二実施例に
示すＭ対１セレクタ３３の遅延時間は、Ｍの値に応じて
無視できなくなる。特に、超高速デマルチプレクサ回路
では、シフトレジスタを高速に動作させることが困難で
あるので、セレクタ部分での遅延時間の低減が不可欠と
なる。
したがって、Ｍ対１セレクタのＭはできるだけ小さい値
が望ましく、その場合にはシフトレジスタとセレクタと
を多段構成にして対処する。
が望ましく、その場合にはシフトレジスタとセレクタと
を多段構成にして対処する。
たとえば、１対Ｍデマルチプレクサ回路では、Ｎシフト
レジスタおよびＮ対１セレクタと、Ｍ−Ｎ−１シフトレ
ジスタおよびＭ−Ｎ−１対１セレクタとを縦続接続する
２段構成にすることにより、相当の改善をはかることが
できる。
レジスタおよびＮ対１セレクタと、Ｍ−Ｎ−１シフトレ
ジスタおよびＭ−Ｎ−１対１セレクタとを縦続接続する
２段構成にすることにより、相当の改善をはかることが
できる。
なお、高速動作にはＭ対１セレクタとして、２対１セレ
クタに限定することが有効である。
クタに限定することが有効である。
一方、第二実施例において説明したように、時分割多重
化信号りのＭビットデータの出力端子位置を任意に設定
するためには、時分割多重化信号りに対して可変とする
時間シフト量は、１対Ｍデマルチプレクサ回路に入力さ
れるクロックＣＫの周期に換算して、０〜Ｍ−１クロッ
ク分シフトさせたものが必要となる。
化信号りのＭビットデータの出力端子位置を任意に設定
するためには、時分割多重化信号りに対して可変とする
時間シフト量は、１対Ｍデマルチプレクサ回路に入力さ
れるクロックＣＫの周期に換算して、０〜Ｍ−１クロッ
ク分シフトさせたものが必要となる。
ここで、代表的な構成である１対２″ （ｎは正の整数
）デマルチプレクサ回路において、上述した０〜２ ’
−１クロック分シフトさせた２°種類の時分割多重化信
号ＤＩを生成でき、かつ２対１セレクタで実現する第三
実施例の構成を第５図に示す。
）デマルチプレクサ回路において、上述した０〜２ ’
−１クロック分シフトさせた２°種類の時分割多重化信
号ＤＩを生成でき、かつ２対１セレクタで実現する第三
実施例の構成を第５図に示す。
第５図において、時分割多重化信号りは、入力端子６１
から１（２°）ビットシフトレジスタ５１゜の端子りお
よび２対ｌセレクタ５３．の端子ＤＩに入力される。１
ビットシフトレジスタ５１の出力は、２対１セレクタ５
３゜の端子Ｄ２に入力される。２対１セレクタ５３゜の
出力は、２（２１）ビットシフトレジスタ５１．の端子
りおよび２対１セレクタ５３．の端子ＤＩに入力される
。
から１（２°）ビットシフトレジスタ５１゜の端子りお
よび２対ｌセレクタ５３．の端子ＤＩに入力される。１
ビットシフトレジスタ５１の出力は、２対１セレクタ５
３゜の端子Ｄ２に入力される。２対１セレクタ５３゜の
出力は、２（２１）ビットシフトレジスタ５１．の端子
りおよび２対１セレクタ５３．の端子ＤＩに入力される
。
２ビットシフトレジスタ５１１の出力は、２対１セレク
タ５３．の端子Ｄ２に入力される。
タ５３．の端子Ｄ２に入力される。
以下順次、２゛ビットシフトレジスタ５１．と２ビット
シフトレジスタ５１８が樅続に接続され、２対１セレク
タ５３．、−２の出力が、２ ＋１−１ ビットシフト
レジスタ５１’、、の端子りおよび２対１セレクタ５３
．、の端子ＤＩに入力される。２ｎ−１ビットシフトレ
ジスタ５１．、−１の出力は、２対１セレクタ５３□１
の端子Ｄ２に入力され、２対１セレクタ５３□−１の出
力が時分割多重化信号ＤＩとして取り出され、１対２″
分離部５０に入力される。
シフトレジスタ５１８が樅続に接続され、２対１セレク
タ５３．、−２の出力が、２ ＋１−１ ビットシフト
レジスタ５１’、、の端子りおよび２対１セレクタ５３
．、の端子ＤＩに入力される。２ｎ−１ビットシフトレ
ジスタ５１．、−１の出力は、２対１セレクタ５３□１
の端子Ｄ２に入力され、２対１セレクタ５３□−１の出
力が時分割多重化信号ＤＩとして取り出され、１対２″
分離部５０に入力される。
クロックＣＫは、分岐して各シフトレジスタ５１゜〜５
１．．−．のクロック端子ＣＫに入力される。
１．．−．のクロック端子ＣＫに入力される。
また、２対１セレクタ５３゜〜５３．．の各端子Ｓには
ｎビットの選択制御信号Ｓが入力される。
ｎビットの選択制御信号Ｓが入力される。
１対２″データ分離部５０の端子Ｑ１、Ｑ２、…、Ｑ２
″には、それぞれ時分割多重分離信号０１．０２、…、
０２″が出力され、出力端子５６１．５６□、・・・
５６□′に取り出される。
″には、それぞれ時分割多重分離信号０１．０２、…、
０２″が出力され、出力端子５６１．５６□、・・・
５６□′に取り出される。
このような構成で各２対１セレクタを制御することによ
り、時分割多重化信号りを０ビットから２ ”−１ビッ
トシフトさせることができ、各出力端子に所定のデータ
を分離出力させることができる。
り、時分割多重化信号りを０ビットから２ ”−１ビッ
トシフトさせることができ、各出力端子に所定のデータ
を分離出力させることができる。
［発明の効果〕
上述したように、本発明のデマルチプレクサ回路は、簡
単な構成のデータシフト手段を付加することにより、時
分割多重分離された各データの出力端子位置を任意に設
定することができる。
単な構成のデータシフト手段を付加することにより、時
分割多重分離された各データの出力端子位置を任意に設
定することができる。
第１図は本発明の第一実施例構成を示すブロック図。
第２図は第一実施例の動作を説明するタイミング図。
第３図は本発明の第二実施例構成を示すブロック図。
第４図は第二実施例の動作原理を説明する図。
第５図は本発明の第三実施例構成を示すブロック図。
第６図は従来の１対２デマルチプレクサ回路の構成を示
すブロック図。 第７図は従来の１対２デマルチプレクサ回路の動作を説
明するタイミング図。 １０・・・１対２データ分離部、１１・・・１ビットシ
フトレジスタ、１３・・・２対１セレクタ、１５・・・
制御端子、３０・・・１対Ｍデータ分離部、３１・・・
Ｍ１ビットシフトレジスタ、３３・・・Ｍ対１セレクタ
、３５・・・制御端子、５ｏ・・・１対２″データ分離
部、５１、・・・１（２°）ビットシフトレジスタ、５
１．。 ・・・２ト１ビットシフトレジスタ、５３・・・２対１
セレクタ、６１・・・入力端子、６２・・・Ｄフリップ
フロップ（ＭＳＴ）、６３・・・Ｄフリツプフロツプ（
ＴＦｌ）、６４・・・クロック端子、６５−Ｔフリップ
フロップ（ＴＦＩ）、６６・・・出力端子。 第 図 Ｋ Ｂ、ｌ Ｂ１゜ ８７．７ （ａ） （′ｂ） 第 図 （ａ） 第 図
すブロック図。 第７図は従来の１対２デマルチプレクサ回路の動作を説
明するタイミング図。 １０・・・１対２データ分離部、１１・・・１ビットシ
フトレジスタ、１３・・・２対１セレクタ、１５・・・
制御端子、３０・・・１対Ｍデータ分離部、３１・・・
Ｍ１ビットシフトレジスタ、３３・・・Ｍ対１セレクタ
、３５・・・制御端子、５ｏ・・・１対２″データ分離
部、５１、・・・１（２°）ビットシフトレジスタ、５
１．。 ・・・２ト１ビットシフトレジスタ、５３・・・２対１
セレクタ、６１・・・入力端子、６２・・・Ｄフリップ
フロップ（ＭＳＴ）、６３・・・Ｄフリツプフロツプ（
ＴＦｌ）、６４・・・クロック端子、６５−Ｔフリップ
フロップ（ＴＦＩ）、６６・・・出力端子。 第 図 Ｋ Ｂ、ｌ Ｂ１゜ ８７．７ （ａ） （′ｂ） 第 図 （ａ） 第 図
Claims (1)
- （１）Ｍビットの時分割多重化信号（Ｍは２以上の整数
）をＭ個の出力端子に１ビットずつ分離出力する１対Ｍ
デマルチプレクサ回路において、制御信号に応じて、前
記Ｍビットの時分割多重化信号のシフト量を０、１、…
、Ｍ−１ビットのいずれかに設定し、対応するシフト処
理を行ってＭビットデータの分離処理に供するデータシ
フト手段を備えた ことを特徴とするデマルチプレクサ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167653A JP3025516B2 (ja) | 1990-06-25 | 1990-06-25 | デマルチプレクサ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167653A JP3025516B2 (ja) | 1990-06-25 | 1990-06-25 | デマルチプレクサ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456433A true JPH0456433A (ja) | 1992-02-24 |
| JP3025516B2 JP3025516B2 (ja) | 2000-03-27 |
Family
ID=15853750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167653A Expired - Fee Related JP3025516B2 (ja) | 1990-06-25 | 1990-06-25 | デマルチプレクサ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3025516B2 (ja) |
-
1990
- 1990-06-25 JP JP2167653A patent/JP3025516B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3025516B2 (ja) | 2000-03-27 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |